JPS5917835B2

JPS5917835B2 - キ−スイツチ装置におけるキ−オフ判定回路

Info

Publication number: JPS5917835B2
Application number: JP50100880A
Authority: JP
Inventors: 紀夫富沢
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1975-08-20
Filing date: 1975-08-20
Publication date: 1984-04-24
Also published as: JPS5224519A

Description

【発明の詳細な説明】この発明は多数のキースイッチのうち動作中（メーク接
点の場合閉成、ブレーク接点の場合開放）のキースイッ
チを検出してそのキースイッチを表わすキーコードを発
生するキースイッチ装置において、キースイッチの動作
が終了したことを検出するキーオフ判定回路に関する。

電子楽器の鍵盤装置あるいは制御機器の入力装置など、
多数のキースイッチを具えるキースイッチ装置において
、各キースイッチのオン・オフ状態を検出するために、
従来は各キースイッチを順５次走査するようにしてい
た。

走査の結果、各キースイッチには夫々個有のタイムスロ
ットが割当てられることになり、各タイムスロットにお
けるパルスの有無によつてそのタイムスロットに対応す
るキースイッチのオンまたはオフを知ることがで１０き
る。この走査方式はタイムスロットにおけるパルスの有
無によつてオン・オフを検出することができるので比較
的簡単ではあるが、走査時間が固定されるため全キース
イッチの検出に要する時間が固定化されてしまう。一般
に全キースイッチ中、１５オンスイッチの数はオフスイ
ッチの数に比べてはるかに少数であるので、オンスイッ
チのみを検出したいにもかかわらず多数のオフスイッチ
の無益な走査時間の存在により、多大な時間的無、駄を
生じる。Ｊこの発明は、上記従来技術とは全ぐ異る方
法によつて動作キースイッチ（オンスイッチ）のみを効
率的に検出するキースイッチ装置において、今まで動作
中であつたキースイッチの動作が終了した（オフとなつ
た）ことを検出するキーオフ判定２５回路を提供しよう
とするものである。

この発明のキーオフ判定回路が適用されるキースイッチ
装置においては、全キースイッチを複数のキースイッチ
から成る複数のキースイッチ群に区分し、全キースイッ
チに同時に信号を供給してｎ動作キースイッチが存在
するすべてのキースイッチ群を検出し、検出したキース
イッチ群のうち単一のキースイッチ群毎に当該キースイ
ッチ群における各動作キースイッチの位置を同時に検出
し、当該キースイッチ群を表わすコード信号及び該キ３
５−スイッチ群中の個々の動作キースイッチの位置を表
わすコード信号を順次発生し、両コード信号を組合わせ
たキーコードにより単一の動作キース、０クイツチを表
わすようにしている。

従つて、動作キースイツチを表わすキーコードのみが効
率的に発生されるが、発生されるキーコードはそのコー
ド内容によつてのみキースイツチを識別し、発生時点の
タイムスロツトの位置によつてはキースイツチを識別で
きないため、格別のキーオフ判定回路を設けてキースイ
ツチの動作終了を検出する必要がある。そこで、この発
明においては、ほぼ定期的にキーオフ検査信号を発生し
、キーオフ検査信号の発生間隔の間でキーコードが一度
も発生されないキースイツチは動作が終了したものと判
定するようにしている。

以下この発明を添付図面の実施例に関して詳細に説明す
る。

第１図はこの発明のキーオフ判定回路を使用したキース
イツチ装置の一実施例を示すもので、電子楽器の鍵盤ス
イツチの動作検出及び検出データ処理を実行する装置で
ある。

キースイツチ装置は、動作キースイツチを検出してその
キーコードＫＣを発生するキーコータ１０１と、キーコ
ータ１０１から供給されたキーコードＫＣをいずれかの
チヤンネルに割当てる動作を実行するチヤンネルプロセ
ツサ１０２とによつて構成されている。キーコータ１０
１においては、多数のキースイツチＫＳを複数のプロツ
ク（例えば、各鍵盤、各オクターブ毎のグループ）に分
けるとともに各プロツク内のキースイツチ毎に複数のノ
ート（例えばＣ，Ｃ＋，Ｄ，・・・・・・Ｂの１２音名
の鍵）に区分し、各キースイツチＫＳの一方端子（可動
接点）１ａ側を同一ノート毎に共通？続して谷ノート別
に配線ｎｌ〜Ｎｎを導き出すとともに、他方端子（固定
接点）１ｂ側を同一プロツク毎に共通接続して各プロツ
ク別に配線ｂ１〜Ｂｍを導き出してキースイツチ回路１
０を構成している。

いわば、プロツク配線ｂ１〜Ｂｍを「行」とし、ノート
配線ｎ１〜Ｎｎを「列」とした行列配線（マトリタス）
の行列間にキースイツチＫＳが配列接続されているとい
うことができる。従つて、キースイツチ回路１０から導
き出されている配線数は全キースイツチの数に比べては
るかに少ない。例えば全キースイツチ数が「Ｍｘｎ」個
であるとすると、配線数はノート数＋プロツク数であり
、「ｍ＋ｎ」個である。各キースイツチＫＳはノート
配線ｎｌ〜Ｎｎを介してノート検出回路２０に接続され
、またプロツク配線ｂ１〜Ｂｍを介してプロツク検出回
路３０に接続される。

全キースイツチＫＳ中のすべての動作キースイツチの検
出は、数種類の検出動作状態（以下、単に「状態」ある
いは「ステート」という）の順次実行にともなつて完了
する。

その第１の状態は、ノート検出回路２０の信号送出回路
２１から配線ｎｌ〜Ｎｎを介してすべてのキースイツチ
ＫＳの可動接点側に並列に信号を加え、動作キースイツ
チのみその固定接点側を通して当該キースイツチが属す
るプロツクの配線ｂｌ〜Ｂｍに前記信号を導き出し、こ
うして導き出された信号をプロツク検出回路３０のプロ
ツク記障回路３１に記憶させる。

これにより、どのプロツクに動作中（オンされている）
のキースイツチ（１つあるいは複数）が存在するかが検
出される。この記憶動作のタイミングは、第１の状態を
指示する第１ステート信号Ｓ１に同期している。次の第
２の状態においては、前記記憶回路３１で信号を記憶し
たプロツク（１つあるいは複数）のうち単一のプロツク
をプロツク検出回路３０内の１プロツク抽出回路３２で
抽出し、信号送出回路３４から抽出されたプロツクに対
応する配線（ｂｌ〜Ｂｍのいずれか１つ）を介して当該
プロツクの各キースイツチの固定接点側に信号を加え、
当該プロツク内の各ノートのキースイツチの可動接点側
の配線ｎｌ〜Ｎｎから該信号を導き出す。このようにす
れば、動作キースイツチに対応するノートの配線（ｎｌ
〜Ｎｎ）にはプロツク検出回路３０からの信号が伝達さ
れるので、この信号をノート検出回路２０のノート記憶
回路２２に記憶させる。従つて、抽出されたプロツクに
おいて、どのノートのキースイツチ（１つあるいは複数
）がオンとなつているかが検出される。上記１プロツク
抽出回路３２、及びノート記憶回路２２における抽出及
び記憶動作のタイミングは、第２の状態を指示する第２
ステート信号Ｓ２に同期している。次に第３の状態は前
記第２の状態に引き続く動作状態であり、前記第２の状
態においてノート記憶回路２２に記憶されたノート（１
つあるいは複数）のうち単一のノートを記憶ノート抽出
回路２３で順次抽出し、抽出したノートの信号をノート
コード送出回路２４に供給し、該ノートを表わず複数ビ
ツトのコード信号（ノートコードＮＣ）を発生する。

抽出回路２３における抽出動作は第３の状態を指示する
第３ステート信号Ｓ３に同期している。すなわち、この
第３の状態は、検出ノート記憶回路２２に記憶されてい
るノート信号がノート抽出回路２３で順次すべて抽出さ
れ、対応するノートコード信号が送出され終えるまでシ
ステムクロツクにしたがつて繰り返し続けられる。この
第３の状態はノート記憶回路２２で記憶されているノー
トに関してのみ実行されるものであるから、時間的無駄
は一切生じない。例えば、記憶回路２２で３種類のノー
トが記憶されていると、或るプロツクに関する第３の状
態は３クロツク時間で終了する。ノート記″厖回路２２
の記憶内容が順次抽出されてすべてなくなることにより
第３の状態が完全に終了したことが判かる。これによつ
て再び前記第２の状態にもどり、前記１プロツク抽出回
路３２では次の記憶プロツクを抽出し、ノート記憶回路
２２にその抽出したプロツクにおける動作スイツチのノ
ートを新たに記憶させる。次いで、これら記臆ノートに
関して再び前記第３の状態が繰返される。なお、或るプ
ロツクにおける検出ノートに関して前記第３の動作状態
を繰返し実行しているとき、プロツク抽出回路３２で抽
出された当該プロツクを表わす複数ビツトのコード信号
（プロツクコードＢＣ）がプロツクコード送出回路３３
ａからプロツクコード１時記憶回路３３ｂに加えられ、
記憶保持されている。

従つて、第３の状態においてはノートコードＮＣ及びプ
ロツクコードＢＣが同期して出力される。このノートコ
ードＮＣｌ及びプロツクコードＢＣの組合せ（キーコー
ドＫＣ）によつて動作キースイツチを識別することがで
きる。かくて、全キースイツチの検出を終了するまでに
は、第１の状態→第２の状態→第３の状態（その繰返し
）→第２の状態→第３の状態・・・・・・というように
推移するが、プロツク記憶回路３１で最初に記憶したす
べてのプロツクに関してキーコードを送出し終えると、
プロツク記憶回路３１の記憶がすべて抽出されて全くな
くなるので、これによつて第４の状態すなわち待期状態
となる。

装置のフ動作が待期状態となつたことを確認した後再び
第１の状態にもどり、以後第２、第３の状態を繰返し第
４の′４）＜態に達することにより、全キースイツチの
検出動作が１通り繰返される。

こうして、全キースイツチにおける動作キースイツチの
検出が絶えず繰返される。なお１プロツク抽出回路３２
、記憶ノート抽出回路２３は夫々優先ゲート回路を組む
ことによつて所定の優先順位に従つて記憶プロツクある
いは記憶ノートを順次抽出することができる。

また、プロツクコード送出回路３３ａ、ノートコード送
出回路２４は、夫々適宜のエンコーダによつて構成する
ことができる。動作制御部４０は各種ステート信号Ｓｌ
，Ｓ２，・・・・・・・・・等を発生し、各検出回路２
０，３０の動作を制御する回路である。

ノート検出回路２０及びプロツク検出回路３０から出力
されたノートコードＮＣ及びプロツクコードＢＣは、検
出した動作キースイツチを表わすキーコードＫＣとなり
、チヤンネルプロセツサ１０２に加えられる。

キーコータ１０１における動作制御クロツクは例えば第
２図ｄに示すような時間幅２４μｓのクロツクφ１であ
る。

従つて、キーコータ１０１から順次出力される１つ１つ
のキーコードＫＣの発生時間幅はクロツクφＡの間隔２
４μｓである。チヤンネルプロセツサ１０２において、
キーコータ１０１から加えられるキーコードＫＣはサン
プルホールド回路１に入力され、第２図ｃに示すクロツ
クパルスφ８のタイミングでサンプリングされ保持され
る。この保持期間、つまりクロツクパルスφ．の発生間
隔はチヤンネルプロセツサ１０２で１回の割当て処理動
作が実行される動作時間Ｔに対応している。また、キー
コータ１０１のｐ動作制御クロツクパルスφ１とクロツ
クノウレスφ３の発生間隔は同じであり、（例えば２４
μｓ）、その位相が互いに１８０度ずれている。

この位相のずれはキーコードＫＣが安定して一定の値を
有しているときにクロツクφ３を発生させ、確実な値を
サンプルホールド回路１に記憶させることを可能にする
。キーコードＫＣとそれに対応するキースイツチの鍵名
との対応関係は、例えば第１表のようになつている。

すなわち、キーコードＫＣは、鍵盤種類を表わすコード
Ｋ２，Ｋｌ、その鍵盤におけるオクターブ音域を表わす
コードＢ３，Ｂ２，Ｂｌ、及び音名を表わすコードＮ４
，Ｎ３，Ｎ２，Ｎｌ、の組合せによつて構成され、それ
らの組合せによつて個々のキースイツチが特定される。

鍵盤は上鍵盤ＵＫｌ下鍵盤ＬＫ（以上マニユアル鍵盤）
、及びペダル鍵盤ＰＫの３種類が使用される。各鍵盤の
オクターブ音域は第０オクターブから第５オクターブま
での６オクターブの範囲である。しかし、通常、ペダル
鍵盤ＰＫの音域は２〜３オクターブ程度の範囲が使用さ
れる。また１オタターブ音域にはＣ，Ｂ，騨・・・・・
・・・・Ｃ≠の１２音階音名に夫々対応する１２個のキ
ースイツチが含まれる。従つてキーコードＫＣは、その
コードが表わす鍵がどの鍵盤の（Ｋ２，Ｋｌ′）．どの
オクターブ音域の（Ｂ３，Ｂ２，Ｂｌ）、どの音名（Ｎ
４，Ｎ３，Ｎ２，Ｎｌ）であるかを明らかにすることに
より単一のキースイツチを特定する。前記プロツクコー
ドＢＣは鍵盤及びオタターブを表わすコードＫ２，Ｋｌ
，Ｂ３，Ｂ２，Ｂｌによつて構成され、前記ノートコー
ドＮＣは音名を表わすコードＮ４，Ｎ３，Ｎ２，Ｎｌに
よつて構成される。

スタートコードＳＣはスタートコード指定信号ＳＳｃを
ノートコード送出回路２４に供給したときに発生される
。第１表から明らかなように、スタートコード指定信号
ＳＳｃがノートコード送出回路２４に加えられると、同
回路２４の各ピットＮ４，Ｎ３，Ｎ２，Ｎｌの出力はす
べで１″゛となるようになつている。なお、このスター
トコードＳＣは、前記第１表から明らかなように押鍵検
出された（動作キースイツチ）キーコードＫＣと明確に
区別がつくようになつている。スタートコード指定信号
ＳＳｃは、キーコータ１０１の動作状態が前述の待期状
態（第４の状態）のときに、動作制御部４０から発生さ
れるようになつているので、キーコードＫＣがスタート
コードＳＣに重ねて生じることは有り得ず、このときプ
ロツクコードＢＣのビツトＫ２，Ｋｌ，Ｂ３，Ｂ２，Ｂ
ｌはすべて６０゛である。従つて、スタートコードＳＳ
ｃをプロツクコード送出回路３３ａに加える必要はない
。すなわち、待期状態のときプロツタコードＢＣは所期
の値０３０００００”となつているからである。スター
トコード指定信号ＳＳｃは動作制御部４０の制御カウン
タ４３（第３図）に制御されて発生され、これによりス
タートコードＳＣはほぼ定期的に発生されるようになる
。制御カウンタ４３は８進カウンタであり、計数値が７
に成るごとに信号１がカウンタ４３から出力され、イン
バータ４４を介してアンド回路４５に、及びアンド回路
４６にそれぞれ供給される。前述のキースイツチの検出
動作の繰り返しレートを外部から低周波クロツクＬＣ（
同期は任意設定可能であり、またデユーテイフアクタも
任意である）が動作制御部４０の立上り検出回路４１に
加えられており、同回路４１は該クロツクＬＣの立上り
をクロツクφ１に同期して検出し、該クロツクＬＣの立
上り時にクロツクφ１の幅の起動パルス（微分パルス）
ＴＣを生じる（第４図Ａ，ｂ）。

従つて、起動パルスＴＣのパルス幅はクロツクφ１の発
生間隔と同じであるが、その発生周期は低周波クロツク
ＬＣの周期と一致する。低周波クロツクＬＣはクロツク
φ１よりもはるかに遅い速度の信号であり、例えば、２
００μｓ〜１ｍｓ程度の周期のものを用いる。これはク
ロツクφ１の約１０倍〜４０倍の遅い周期である。カウ
ンタ４３の計数値が７以外のとき（０〜６のとき）、ア
ンド回路４５は動作可能な状態となつているので、立上
り検出回路４１からの起動パルスＴＣはアンド回路４５
、オア回路４７を介してカウンタ４３に加えられ、カウ
ンタ４３を駆動する。

オア回路４７の出力ＧＣが発生する毎にカウンタ４３で
計数が進められ（第４図Ｃ，ｄ）、計数値７になるとイ
ンバータ４４の出力ば０″”となりアンド回路４５はイ
ンヒビツトされる。しかし、アンド回路４６にはカウン
タ４３から信号１が加えられる。アンド回路４６はスタ
ートコード指定信号ＳＳｃを発生させるためのもので、
カウンタ４３の計数値が７であり、かつキーコータ１０
１の動作が待期状態であるときに前記起動パルスＴＣに
同期してスタートコード指定信号ＳＳｃ（第４図ｅ）を
発生させる。

ステートコントロールロジツク４２はキーコータ１０１
の各回路からの各種フイードバツク信号ＦＳ（例えばプ
ロツク記憶回路３１やノート記憶回路２２で記憶がなさ
れているかということなどを表わす信号）や起動パルス
ＴＣなどにもとづいて、キーコータ１０１の動作を制御
する各種ステート信号を発生する回路である。遅延フリ
ツプフロツプ４８，４９の内容が現在実行中の動作状態
を指示しており、ステートコントロールロジツク４２は
フリツプフロツプ４８，４９に必要な論理値をセツトす
ることにより所要の動作状態を指示させる。例えば、フ
リツプフロツプ４８，４９の内容が”１０゛のとき前記
第１の動作状態を指示し、゛０１゛のとき第２の動作状
態、６１『゛のとき第３の動作状態″００゛のとき第４
の動作状態（待期状態）を指示する。従つて、フリツプ
フロツプ４８，４９の出力をインバータで夫々反転して
アンド回路４６に加え、待期状態であることを表わす情
報を与えるようにしている。アンド回路４６の出力は信
号ＳＳｃとして利用されると共に、オア回路４７を介し
てカウンタ４３の駆動パルスＧＣとなる。

前述のように、キーコータ１０１において全キースイツ
チの１回の検出動作は、第１の状態→第２の状態とそれ
に付随する第３の状態の繰返し→第４の状態、という手
順で実行される。

第１の状態となる契機は、第４の状態（待期状態）にお
いて前記起動パルスＴＣが発生されることである。すな
わち、遅延フリツプフロツプ４８，４９が”００゛のと
き待期状態にあるので、この状態において起動パルスＴ
Ｃが発生されると、ステートコントロールロジツク４２
では第１ステート信号Ｓ１を発生し、フリツプフロツプ
４８，４９の内容を゛１０”に書替える。以下、第２の
状態及び第３の状態がキーコータ１０１からのフイード
バツク信号ＦＢに応じて適宜指示されるのである。次の
起動パルスＴＣが発生するまでの間にすべての動作キー
スイツチの検出が終了し、待期状態となると、次の起動
パルスＴＣの発生により再び全動作キースイツチの検出
が開始される。従つて、全動作キースイツチの１回の検
出は、通常、起動パルスＴＣの発生間隔の間（外部から
の低周波クロツクＬＣの１周期の間）に実行される。そ
して、パルスＴＣに従つて、繰り返し、全動作キースイ
ツチの検出が実行されるわけである。しかし、キースイ
ツチ回路１０においてかなり多数のキースイツチが同時
に動作中（オン）である場合はパルスＴＣの１周期の間
に１回の検出が終了しないことが起り得る。例えば、パ
ルスＴＣが発生された時点ｔ（第４図）において未だ
検出動作が終了ｍ１していないとするとキーコータ１０
１の動作は第２の状態または第３の状態となつているか
ら、フリツプフロツプ４８，４９の内容は″０「”か”
１１１゛であるので、アンド回路４６の条件は成立しな
い。

従つて、このときはスタートコード指定信号ＳＳｃが発
生されない。また駆動パルスＧＣも発生されず、カウン
タ４３は計数値７を維持する。次いで、時点ＴｒＩｌ２
になつて再び起動パルスＴＣが発生されたとき、動作キ
ースイツチの検出を終了していると、第４図ｅに示すよ
うにスタートコード指定信号ＳＳｃが発生さね駆動パル
スＧＣがカウンタ４３に供給される。上記から明らかな
ように、スタートコード指定信号ＳＳｃすなわちスター
トコードＳＣの発生周期は、外部からの低周波クロツク
ＬＣの周期と制御カウンタ４３のステツプ数とによつて
ほぼ決定されるものであり、例外的に上記のようにクロ
ツクＬＣの１個分の時間（または極くまれに２個分の時
間もあるかもしれない）だけ増えることがある。

第４図の例ではスタートコード指定信号ＳＳｃ（スター
トコードＳＣ）の発生周期はほぼクロツクＬＣの周期の
８倍であり、例外的に９倍となることが示されている。
クロツクＬＣの周期価００μｓとした場合はスタートコ
ードＳＣの発生周期はほぼ５００Ｘ８＝４ｍｓであり、
ＬＣを１ｍｓとした場合はスタートコードＳＣの発生周
期はほぼ８ｍｓである。以上のようにしてスタートコー
ド指定信号ＳＳｃが発生され、チヤンネルプロセツサ１
０２に供給される。

チヤンネルプロセツサ１０２は、同時最大発音数に相当
する数のチヤンネルのいずれか１つのチヤンネルにキー
スイツチＫＳによつて選択された音の発音を割当てるた
めの回路である。

割当てがなされるための基本的条件は、（８）、未だ発
音割当てがなされていないチヤンネル（空白チヤンネル
）に割当てること、（以同じ音が重複して複数のチヤン
ネルに割当てられないようにすることである。チヤンネ
ルプロセツサ１０２において、キーコード記憶回路２は
全チヤンネル数に対応する特定数の記憶回路（記憶位置
）を具えており、入力側にゲートを含んでいる。循環シ
フトレジスタで構成すると好都合であり、チヤンネル数
が１２、キーコードＫＣのビツト数が９であるとすると
、１つの記憶位置が９ビツトであり１２個の記憶位置を
有するシフトレジスタ（１２語Ｘ９ビツト）を用いる。
各記憶位置に記憶されたキーコードは主クロツクパルス
φ１（第２図ａ）に従つて順次シフトされ、最終段から
出力されると共に入力側に帰還され、記憶内容が循環し
て保持される。王クロツクパルスφ１のパルス間隔は例
えば１μｓであり、このパルス間隔をチヤンネル時間と
いうことにする。全チヤンネル数が１２であるとすると
、王クロツクパルスφ１によつて順次区切られる１μｓ
幅のタイムスロツトは第１チヤンネル〜第１２チヤンネ
ルに順次対応する。第２図ｂに示すように、各タイムス
ロツトを順に第１チヤンネル〜第１２チ千ンネル時間と
いうことにする。各チヤンネル時間は循環して発生する
。このチヤンネルプロセツサ１０２における１回の割当
て動作時間Ｔｐは、クロツクパルスφＢ（第２図ｃ）の
パルス間隔に相当し、このパルスφＢは各チヤンネル時
間が２循環する毎に第１チヤンネル時間のとき発生され
る。

１回の割当て動作時間Ｔｐは各チヤンネル時間の前半の
１循環期間ＴＰｌと後半の１循環期間ＴＰ２に分けられ
る。

前半期間ＴＰｌは第２図ｅのようにパルスＹ１〜１２に
よつて指示され、後半期間ＴＰ２は第２図ｆのパルスＹ
ｌ３９４によつて指示される。第２図ｇのパルスＹ２４
は、割当て処理動作時間Ｔｐの終わり、すなわち後半期
間ＴＰ２の第１２チヤンネル時間のときに発生されるも
のである。キーコード比較回路３はキーコータ１０１か
ら送出されたキーコードＫＣとキーコード記憶回路２か
ら出力された記憶キーコードＫＣ＊の内容を比較し、一
致または不一致に応じて比較結芽ＣＯＭを出力する。

キーコードＫＣは１割当動作時間Ｔｐ（第２図ｃ）の間
中変化せずにサンプルホールド回路１から加えられてお
り、記憶キーコードＫＣ＊はこの時間Ｔｐの間第１〜第
１２チヤンネルに割当てられた内容が２循環する。従つ
て、前半の１循環期間ＴＰｌにおいて一通りの比較が終
了する。この比較により、前記割当ての条件Ｂが満足さ
れるか否かが確認される。比較結果ＣＯＭは一致のとき
信号１であり、不一致のとき信号０である６比較結果記
憶回路４は比較結果ＣＯＭを記憶し、この記憶はパルス
Ｙ２４（第２図）によつてりセツトされるまで後半期間
ＴＰ２において保持される。比較結果記憶信号ＲＥＧは
セツト、リセツト信号発生回路５に加えられる。セツト
、りセツト信号発生回路５は、前記条件（Ａ），（Ｂ）
がともに満足されたことを確認してセツト信号Ｓ及びり
セツト信号Ｃを発生する。

このセツト信号Ｓ１りセツト信号Ｃはキーコード記憶回
路２のゲートに加わり、ゲートを制御して帰還入力側を
りセツトし新たな入力キーコードＫＣを記憶させる。つ
まり或るチヤンネルにキーコードＫＣを割当てる。前記
条件（４）は、記憶キーコードＫＣ＊の有無を検出する
ことによつて空白チヤンネルを知ることができるので、
後述のように割当て、検出回路９で検出される。コード
検出回路６は、サンプルホールド回路１から加えられる
キーコードの各ビツトＫ２〜Ｎ１を監視し、各ビツトＫ
２〜Ｎ１が表わすコードがキースイツチを特定するキー
コードＫＣであればキーコード発生検出信号ＫＤを出力
し、各ビツトＫ２〜Ｎ１が表わすコードがスタートコー
ドＳＣであればキーオフ検査信号Ｘを出力する。

例えば第５図に示すように、ビツトＫ２，Ｋｌをオア回
路６１に入力し、キーコードＫＣの場合は第１表から明
らかなようにＫ２，Ｋ，のどちらかが必ず信号１となる
ので、オア回路６１の出力“１゛をキーコード発生検出
信号ＫＤとしている。また、スタートコードＳＣの場合
は、ビツトＮ４，Ｎ３，Ｎ２，Ｎｌがすべて信号１であ
るのでこれをアンド回路６２で検出し、アンド回路６３
でパルスＹｌ３〜２４（第２図）の発生時だけアンド回
路６２の出力を選択し、後半期間ＴＰ２の間だけキーオ
フ検査信号Ｘを発生させるようにしている。なお、キー
コータ１０１において前述のように定期的なスタートコ
ードＳＣを発生させない場合は、コード検出回路６にて
単独で適宜の低周波クロツクにもとづきキーオフ検査信
号Ｘを発生させるようにしてもよい。キーオン１時記憶
回路７は各チヤンネルに対応する記憶位置を有しており
、或るチヤンネルにキーコードＫＣを割当てるために前
記セツト信号Ｓが発生されたとき、当該チヤンネルに信
号１を記憶する。

この記憶は前記キーオフ検査信号Ｘによつて強制的にり
セツトされるが、その後再び同じキーコードＫＣが入力
されるとキーコード比較回路３から一致検出信号（ＣＯ
Ｍ＝１）が出力されるので、この一致検出信号によつて
当該チヤンネルに再び信号１を記憶させる。キーオフ検
出記憶回路８もまた各チヤンネルに対応する記憶位置を
有しており、キーオフ検査信号Ｘが発生されたとき前記
キーオン１時記憶回路７に信号１が記憶されていないチ
ヤンネルを検出し、そのチヤンネルに割当てられたキー
コードＫＣに対応するキースイツチは既に動作が終了し
た（キーオフとなつた）ことを判断し、当該チヤンネル
の記憶位置にキーオフを表す信号Ｄを記憶する。

割当て検出回路９は、キーコード記憶回路２から各チヤ
ンネル時間毎に出力される記憶キーコードＫＣ＊の内容
を監視し、キーコードが記憶されているか否かを検出す
る。

記憶キーコードＫＣ劫Ｓ存在するチヤンネル時間におい
て、検出出力Ａは信号１となり、そのチヤンネルは発音
割当て済みであることを表わす。記憶キーコードＫＣ＊
が存在しないチヤンネル時間において、検出出力Ａは信
号０であり、そのチヤンネルは空白チヤンネルであるこ
とを表わす。従つて、検出出力Ａが信号０であれば前記
割当ての条件（４）が満足されることになる。また、検
出出力Ａは、発音中となるべきチヤンネルを指定するキ
ーオン信号Ａとして利用される。割当て検出回路９は、
例えば、キーコード記憶回路２の出力のうち少くとも１
ビツトが信号１のとき出力１を生じるオア回路によつて
構成することができる。この発明のキーオフ判定回路の
要部を第５図に示す。

或るキースイツチが新たに動作する（キーオンとなる）
と、そのキーコードＫＣがキーコータ１０１からチヤン
ネルプロセツサ１０２に加えられる。

このキーコードＫＣはキーコード記憶回路２に未だ記憶
されていないから、比較回路３の出力ＣＯＭは前半期間
Ｔｐｌ（第２図）の間信号０である。従つて比較結果記
憶回路４の出力ＲＥＧは後半期間ＴＰ２において信号０
を保持する。この比較結果記憶信号ＲＥＧはセツト、り
セツト信号発生回路５に加わり、インバータ５１を介し
てアンド回路５２に信号１が加えられる。このときアン
ド回路５２にはキーコード発生検出信号ＫＤが信号１と
なつて加えられており、また、後半期間ＴＰ２を指示す
るパルスＹｌ３〜２４も加えられている。また割当て検
出回路９の出力Ａがインバータ５３を介してアンド回路
５２に加えられるようになつており、後半期間ＴＰ２に
おいて最も早い（第１Ｎ第１２チヤンネルの順）空白チ
ヤンネルの時間にアンド回路５２の条件が成立し、信号
１が出力される。この出力信号１はセツト信号Ｓ及びオ
ア回路５４を介してりセツト信号Ｃとなる。セツト信号
Ｓは、この信号Ｓが発生したチヤンネル時間に対応する
チヤンネルにキーコータ１０１からの（サンプルホール
ド回路１で保持されている）キ−コードＫＣを割当てる
べきであることを指示するものである。セツト信号Ｓの
発生によつて、新たな割当てが指示されると、キーコー
ド記憶回路２（第１図）における当該チヤンネルの記憶
内容は入力キーコードＫＣに書替えられる。

すなわち、記憶回路２の入力ゲートにおいて、りセツト
信号Ｃによつて最終段出力から帰還されるデータ（ＫＣ
＊）を抑止し、セツト信号Ｓによつて入力キーコードＫ
Ｃをキーコード記憶回路（シフトレジスタ）２の最初の
記憶位置に読込ませる。なお、セツト信号Ｓが発生され
ると、比較結果記憶回路４の記憶は”１”にセツトさね
比較結果記憶信号ＲＥＧの反転信号ＲＥＧは６０”とな
る。これにより、アンド回路５２がインヒビツトされ、
１つのチヤンネル時間にだけセツト信号Ｓを発生するよ
うになつている。キーオン１時記憶回路７は１２ビツト
のシフトレジスタ７１を具えており、レジスタ７１の各
段は実質的に各チヤンネルに対応している。

この記憶回路７は、キーコードが割当てられたチヤンネ
ルを（つまりキーオンを）、スタートコードＳＣの定期
的発生間隔の間だけ、１時的に記憶する回路である。ま
ず新たに鍵が押圧されてそのキーコードＫＣを割当てる
ためのセツト信号Ｓが前述のようにアンド回路５２から
発生されると、該信号Ｓはオア回路７２を介してシフト
レジスタ７１に入力され、当該チヤンネルに信号１を記
憶させる。クロツクφ１によつて１２ビツトタイム遅延
され再び当該チヤンネル時間になると、信号１がレジス
タ７１の最終段から出力され、アンド回路７３に加わり
、オア回路７２を介してレジスタ７１の入力側に帰還さ
れる。アンド回路７３の他方入力側には前記キーオフ検
査信号Ｘがインバータ７４で反転されて加わるようにな
つている。通常（キーコードＫＣが発生しているとき）
、インバータ７４の出力は６１ｎであるのでシフトレジ
スタ７１の記憶は保持されるが、キーオフ検査信号Ｘが
発生すると、アンド回路７３がインヒビツトさねレジ
スタ７１の記憶がすべてりセツトされる。キーオフ検査
信号Ｘは後半期間Ｔｐ，（１２チヤンネル時間）の間発
生されるからである。こうして、キーオン１時記憶回路
７のキーオン記憶が、信号ＸすなわちスタートコードＳ
Ｃの発生によつて定期的にりセツトされる。仮りに、時
間ＴＸｌ，ｔＸ２，ｔＸ３・・・・・・・・・の順でほ
ぼ定期的にキーオフ検査信号Ｘが発生されるとする。

まず、時間ＴＸｌにおいて、シフトレジスタ７１の各チ
ヤンネルの記憶は、キーコード記憶回路２で当該チヤン
ネルにキーコードＫＣ＊が記憶されているにもかかわら
ず、強制的にりセツトされる。次いで、スタートコード
ＳＣ（信号Ｘ）が消滅し、サンプルホールド回路１にキ
ーコードＫＣが順次入力されるようになると、セツト信
号Ｓあるいはキーコード比較回路３からの一致検出信号
ＣＯＭ（−１）によつて、シフトレジスタ７１の当該チ
ヤンネルには再び信号１が記憶される。或るチヤンネル
に割当てられているキーコードＫＣ＊に対応するキース
イツチが前記時間ＴＸｌの経過後も動作を継続している
とすると、そのキースイツチのキーコードＫＣは再びサ
ンプルホールド回路１に入力される。従つて、入力キー
コードＫＣと或るチヤンネルの記憶キーコードＫＣ＊が
一致するとそのチヤンネル時間において比較結果信号Ｃ
ＯＭは信号１となる。この信号ＣＯＭはオア回路７２（
第５図）を介してシフトレジスタ７１に加わり、前記キ
ーオフ検査信号Ｘによつて一担りセツトされた当該チヤ
ンネルの記憶を再びセツトする。従つて、次の時間ＴＸ
２でキーオフ検査信号Ｘが発生されたとき、シフトレジ
スタ７１の当該チヤンネルには信号１が記憶されている
。このように、キーオン１時記憶回路７において、キー
オフ検査信号Ｘによつて記憶が１時解除されたとしても
、そのキースイツチが動作中である限り、次に信号Ｘが
発生するまでには、当該チヤンネルに信号が記憶される
。シフトレジスタ７１の最終段の出力はキーオフ検出記
憶回路８に供給され、インバータ８１を介してアンド回
路８２に加わる。

キーオフの検出は、前記キーオフ検査信号Ｘが発生して
いるときに実行される。すなわち、スタートコードＳＣ
の送入に応じて定期的にキーオフ検出が実行されるわけ
である。キーオフ検出の条件は、（１）そのキースイツチのキーコードＫＣ＊が割当て済
みであること（キーオン信号Ａ＝１）、しかし、（）キ
ーオン１時記憶回路７の当該チヤンネルに記憶されてい
ないこと（レジスタ７１の出力信号＝Ｏ）、かつ（ｌ）
上記（１），（）の条件がキーオフ検査信号Ｘが発生さ
れているとき満足されること（信号Ｘ＝１）である。

上記条件（１）〜０１）の確認はアンド回路８２で実行
される。

従つて、或るチヤンネルに割当てられたキーコードＫＣ
＊に関して、前記時間ＴＸｌからＴＸ２の間に一致検出
信号（ＣＯＭ＝１）が発生されると、シフトレジスタ７
１の当該チヤンネルに信号１が保持されるため、時間Ｔ
Ｘ２にキーオフ検査信号Ｘが発生したとしてもレジスタ
７１の出力は”１”であるのでアンド回路８２の条件は
成立しない。

時間ＴＸ２から次に信号Ｘが発生する時間ＴＸ３の間に
記憶キーコードＫＣ＊と一致するキーコードＫＣが入力
されない場合は一致検出信号（ＣＯＭ＝１）は発生され
ず、シフトレジスタ７１の当該チヤンネルはりセツトさ
れたまま（信号０）である。従つて、時間ＴＸ３にキー
オフ検査信号Ｘが発生されると（後半期間ＴＰ２の間、
Ｘ＝信号１）、レジスタ７１の記憶が６００のチヤンネ
ルのチヤンネル時間においてはインバータ８１を介して
信号１がアンド回路８２に加えられ、割当て済みを表わ
すキーオン信号Ａとともに、アンド回路８２の条件を成
立させる。これにより、アンド回路８２からは当該チヤ
ンネル時間に信号１が出力さ粍オア回路８３を介してシ
フトレジスタ８４の当該チヤンネルに信号１を記憶させ
る。こうして、キーオフの判定がなされる。シフトレジ
スタ８４は各チヤンネルに対応する１２段を有しており
、クロツクφ１によつて各段の内容が１幀次シフトされ
る。

最終段の出力はキーオ７信号Ｄとして利用回路（図示せ
ず、例えば電子楽器のエンペロープ発生回路）に供給さ
れると共に、アンド回路８５を介して入力側に帰還され
、各チヤンネルの記憶内容が時分割的に循環し、保持さ
れる。以上のように、以前キーコードＫＣが発生してい
た（そのキーコードＫＣ＊が回路２に記憶されており、
キーオン信号Ａが６「゛である）にもかかわらず、例え
ば前記時間ＴＸ２とＴＸ３の間のように、キーオフ検査
信号Ｘの１発生間隔の間にそのキーコードＫＣが一度も
発生されなかつた（一致フ検出信号ＣＯＭ＝１が１度も
発生されず、ＴＸ３の信号Ｘ発生時にレジスタ７１の当
該チヤンネルの記憶がＯである）場合に、そのキーコー
ドに対応するキースイツチ（すなわちそのチヤンネルに
割当てられたキースイツチ）の動作が終了した、つまり
キーオフとなつたことを判定する。

アンド回路８５はりセツト信号Ｃによりインヒビツトさ
れるので、りセツト信号が発生したチヤンネルではレジ
スタ８４におけるキーオフ記憶が消去される。なお、電
子楽器においては、キーオフ信号Ｄが発生されると、そ
のチヤンネルにおける発音を減衰するように制御するの
で、キーオフ信号Ｄを減衰制御に利用する。セツト信号
Ｓと共に出力されるりセツト信号Ｃは記憶回路２の記憶
を書替えるためのものであるが、セツト信号Ｓを伴なわ
ないりセツト信号Ｃは当該チヤンネルの記憶を完全に解
消するためのものである。

例えば電子楽器において、当該チヤンネルにおける発音
が完全に終了すると（減衰が終了すると）、エンベロー
プ発生回路（図示せず）から当該チヤンネル時間にデイ
ケイ終了信号ＤＦが発生される。この信号ＤＦをオア回
路５４（第５図）に加え、同回路５４からりセツト信号
Ｃを発生させる。このときのりセツト信号Ｃによつて記
障キーコードＫＣ＊あるいはキーオフ信号Ｄがクリアさ
れ、当該チヤンネルは空白となる。上記実施例において
は電子楽器の鍵盤に関連するキースイツチ装置にこの発
明のキーオフ判定回路を使用した例について説明したが
、これに限らず、他のキースイツチ装置にこの発明を応
用することもできる。この場合、チヤンネルプロセツサ
１０２は発音割当てのために使゛用されるのではなく、
発生キーコードＫＣを特定数の記憶回路（チヤンネル）
のいづれかに割当て記憶するために使用されるだけであ
る。従つて、デイケイ終了信号ＤＦは使用されず、キー
コード記憶回路２はキーオフ信号Ｄによつてりセツトし
、キーオフ記憶用のシフトレジスタ８４はセツト信号Ｓ
によつてりセツトするように構成する。以上説明したよ
うにこの発明によれば、動作キースイツチ（オンスイツ
チ）のみを効率的に検出するような形式のキースイツチ
装置において、各キースイツチの動作終了（キーオフ）
を確実にかつ比較的簡単に検出することができるという
利点を有する。

【図面の簡単な説明】

第１図はこの発明のキーオフ判定回路を使用したキース
イツチ装置の一実施例を示すプロツク図、第２図は第１
図で使用する各種制御用クロツクパルスの関係を示すタ
イミングチヤート、第３図は第１図の動作制御部の一例
を示すプロツク図、第４図は第３図の動作を説明するタ
イミングチヤート、第５図は第１図要部の詳細プロツク
図である〇１０１・・・・・・キーコータ、１０２・・
・・・・チヤンネルプロセツサ、１０・・・・・・キー
スイツチ回路、ＫＳ・・・・・．キースイツチ、７・・
・・・・キーオン１時記憶回路、８・・・・・・キーオ
フ検出記憶回路、７１，８４・・・・・・シフトレジス
タ。

Claims

【特許請求の範囲】

１多数のキースイッチのうち動作中のキースイッチを
検出し、その検出キースイッチを表わすキーコードを発
生するキースイッチ装置において、ほぼ定期的にキーオ
フ検査信号を発生する回路と、前記キーコードの発生に
対応してキーオン信号を記憶し、前記キーオフ検査信号
によつてこの記憶が強制的にリセットされるキーオン１
時記憶回路と、前記キーオフ検査信号によつて一旦リセ
ットされた前記キーオン信号に対応するキーコードが次
にキーオフ検査信号が発生するまでの間に再び発生され
ないことを条件に、そのキーコードが表わすキースイッ
チの動作が終了したことを判定する回路とを具えるキー
スイッチ装置におけるキーオフ判定回路。