JPS59175272A - 画像縮少方式 - Google Patents
画像縮少方式Info
- Publication number
- JPS59175272A JPS59175272A JP58048910A JP4891083A JPS59175272A JP S59175272 A JPS59175272 A JP S59175272A JP 58048910 A JP58048910 A JP 58048910A JP 4891083 A JP4891083 A JP 4891083A JP S59175272 A JPS59175272 A JP S59175272A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- output
- signal
- even number
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformation in the plane of the image
- G06T3/40—Scaling the whole image or part thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/393—Enlarging or reducing
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来画像の縮少はソフトウェアにより内部で画像データ
を縮少処理するか又はハードウェアにより１画像データ
の縮少を行っ°てぃた。しかし、いずれの方法による画
像データの縮少も、一般に原画像データを加工して縮少
し、新しく縮少されたデータを表示用メモリ内に格納し
、その内容を表示又は出力していた。従って、表示中又
はプリント中の画像を縮少する場合には表示メモリの内
容を縮少したデータで入れ替える必要が生じ、その入れ
替えのために余分な処理時間が必要であった。また更に
表示中はプリント中の元のデータを待避処理する必要も
あった。
を縮少処理するか又はハードウェアにより１画像データ
の縮少を行っ°てぃた。しかし、いずれの方法による画
像データの縮少も、一般に原画像データを加工して縮少
し、新しく縮少されたデータを表示用メモリ内に格納し
、その内容を表示又は出力していた。従って、表示中又
はプリント中の画像を縮少する場合には表示メモリの内
容を縮少したデータで入れ替える必要が生じ、その入れ
替えのために余分な処理時間が必要であった。また更に
表示中はプリント中の元のデータを待避処理する必要も
あった。
目的
本発明はかかる従来技術の不利益を解決するために提案
されるその目的は、画像データの縮少処理の時間短縮が
計れ、かつ表示中又はプリント中の画像データの待避な
どが不要な画像縮少方式を提案することにある。
されるその目的は、画像データの縮少処理の時間短縮が
計れ、かつ表示中又はプリント中の画像データの待避な
どが不要な画像縮少方式を提案することにある。
実施例の説明
第１図は本発明の詳細な説明するための回路図であり、
第２図はそのタイミングチャートである。
第２図はそのタイミングチャートである。
まず第１図に従って構成を説明すれば、１は画像データ
の表示用バックメモリであり、メモリｌよ７り読み出さ
れた画像データは偶数番目ビットデータ２と奇数番目ビ
ットデータ３に分離される。４はメモリ１より読み出し
た並列の奇数番目ビットデータをビットシリアル信号に
変換する並列入力直列出力シフトレジスタ、５は同じく
偶数番目ビットデータ用の並列入力直列出力シフトレジ
スタである。６は圧縮制御信号Ｐによりシフト用クロッ
クのＣＬＫＩ 、ＣＬＫ◇を選択するセレクト回路であ
る。
の表示用バックメモリであり、メモリｌよ７り読み出さ
れた画像データは偶数番目ビットデータ２と奇数番目ビ
ットデータ３に分離される。４はメモリ１より読み出し
た並列の奇数番目ビットデータをビットシリアル信号に
変換する並列入力直列出力シフトレジスタ、５は同じく
偶数番目ビットデータ用の並列入力直列出力シフトレジ
スタである。６は圧縮制御信号Ｐによりシフト用クロッ
クのＣＬＫＩ 、ＣＬＫ◇を選択するセレクト回路であ
る。
セレクト回路６はアンドゲートＡＮＤＩ、２と圧縮制御
信号Ｐによりシフト用クロックのＣＬＫｌをインヒビッ
トするインバータＩ４Ｖと、及び−ＡＮＤ ｌ 、２出
力の論理和を出力するオアゲートＯＲより成る。７は奇
数番目又は偶数番目ビット用並列入力直列出力シフトレ
ジスタ４．５の出力である奇数番目ビットシリアルデー
タ８又は偶数番目ビットシリアルデータ９を選択するセ
レクト回路である。セレクト回路７は図示のようにアン
ドゲートＡＮＤＩ、２及びＡＮＤ １．２の出力の論理
和を出力するオアゲートＯＲより成り、圧縮制御信号Ｐ
が“１ ”のとき、インバータＩＮＶにより、常に奇数
番目ビットシリアルデータ８をインヒビットする。１０
はオアゲートで、その出力Ｂはセレクト回路７に与えら
れ、奇数番目ビットシリアルデータ８又は偶数番目ビッ
トシリアルデータ９を選択する。さらに１１はナントゲ
ートＮＡ、１２はインバータＩＮＶであり、圧縮制御信
号Ｐの“ｌｏｏが入力されたとき、セレクト信号Ｂを連
続出力し、また圧縮制御信号Ｐの°Ｏ゛°が入力されて
いるとき、インバータゲート１２の出力はナントゲート
ｌｌの一方の入力を満足し、ＣＬＫｌの反転出力がセレ
クト信号Ｂとして出力される（８２図参照）。次に、実
施例の動作を説明する。
信号Ｐによりシフト用クロックのＣＬＫｌをインヒビッ
トするインバータＩ４Ｖと、及び−ＡＮＤ ｌ 、２出
力の論理和を出力するオアゲートＯＲより成る。７は奇
数番目又は偶数番目ビット用並列入力直列出力シフトレ
ジスタ４．５の出力である奇数番目ビットシリアルデー
タ８又は偶数番目ビットシリアルデータ９を選択するセ
レクト回路である。セレクト回路７は図示のようにアン
ドゲートＡＮＤＩ、２及びＡＮＤ １．２の出力の論理
和を出力するオアゲートＯＲより成り、圧縮制御信号Ｐ
が“１ ”のとき、インバータＩＮＶにより、常に奇数
番目ビットシリアルデータ８をインヒビットする。１０
はオアゲートで、その出力Ｂはセレクト回路７に与えら
れ、奇数番目ビットシリアルデータ８又は偶数番目ビッ
トシリアルデータ９を選択する。さらに１１はナントゲ
ートＮＡ、１２はインバータＩＮＶであり、圧縮制御信
号Ｐの“ｌｏｏが入力されたとき、セレクト信号Ｂを連
続出力し、また圧縮制御信号Ｐの°Ｏ゛°が入力されて
いるとき、インバータゲート１２の出力はナントゲート
ｌｌの一方の入力を満足し、ＣＬＫｌの反転出力がセレ
クト信号Ｂとして出力される（８２図参照）。次に、実
施例の動作を説明する。
まず圧縮制御信号Ｐがα゛′のとき、即ち、等、 倍
表示のときは、セレクト回路６のクロックＣＬＫ、のみ
が選択され、クロックＣＬＫ、とこれに従う信号Ａで、
奇数番目用シフトレジスタの４及び偶数番目用シフトレ
ジスタ５をシフトアウトする。一方−セレクト回路７で
はクロックＣＬＫ、が“ｌ′°である間に奇数番目のビ
ットデータをアンドゲートＡＮＤ１′を介して選択し、
またＣＬＫ。
表示のときは、セレクト回路６のクロックＣＬＫ、のみ
が選択され、クロックＣＬＫ、とこれに従う信号Ａで、
奇数番目用シフトレジスタの４及び偶数番目用シフトレ
ジスタ５をシフトアウトする。一方−セレクト回路７で
はクロックＣＬＫ、が“ｌ′°である間に奇数番目のビ
ットデータをアンドゲートＡＮＤ１′を介して選択し、
またＣＬＫ。
が“Ｏ“°である間にアンドゲートＡＮＤ２を介して、
偶数番目のビットデータを選択する。この偶数番目ビッ
トデータと奇数番目ビットデータとはオアゲートＯＲで
併合されてビデオ信号になる。
偶数番目のビットデータを選択する。この偶数番目ビッ
トデータと奇数番目ビットデータとはオアゲートＯＲで
併合されてビデオ信号になる。
従って、圧縮制御信号Ｐが入力されないときは、シフト
用クロックＣＬＫ、が奇数ビット、偶数ビットの各シフ
トレジスタ４．５に与えられるので、ビデオ信号として
は偶数番目のビットと奇数番目のビットが交互に出力さ
れ、通常の画像出力が得られる。
用クロックＣＬＫ、が奇数ビット、偶数ビットの各シフ
トレジスタ４．５に与えられるので、ビデオ信号として
は偶数番目のビットと奇数番目のビットが交互に出力さ
れ、通常の画像出力が得られる。
次に縮少動作の場合について説明する。まず、縮少動作
時には圧縮制御信号ＰがＩ Ｉｆとなり、セレクト回路
６の出力信号ＡにはＣＬＫ０信号が出力される。また信
号Ｂはオア回路１０により常時°“ｌ°′となるので、
奇数゛番目のビットシリアルデータ８はインバータ１３
によってインヒビットされる・従って、セレクト回路７
は偶数番目のビ゛ットシリアルデ゛−夕９のみを選択し
、ビデオ出力信号としては偶数番目のビットシリアルデ
ータ９が出力される（第２図の右側のビデオ信号の縮少
部分参照）。この°場合、表示メモリ１より出力された
画像データはビットデータ３と偶数番目のヒ゛ットデー
タ２に分離され各奇数番目用レジスタ４と偶数番目用レ
ジスタ５に入力されている。レジスター４に入力された
奇数番目のビットデータは無効となる。また偶数番目用
レジスタ５に入力された偶数番目ビットデータはこのと
きのシフト用クロックＡによりシフトされる。信号Ａは
前記普通動作の場合に比べてその周期が半分のＬＬＫＯ
信号がセレクト回路６で選択出力されている。従って縮
少に際しては時間的にはビット飛び越しする形で画像デ
ータを１／２に縮少することができる。
時には圧縮制御信号ＰがＩ Ｉｆとなり、セレクト回路
６の出力信号ＡにはＣＬＫ０信号が出力される。また信
号Ｂはオア回路１０により常時°“ｌ°′となるので、
奇数゛番目のビットシリアルデータ８はインバータ１３
によってインヒビットされる・従って、セレクト回路７
は偶数番目のビ゛ットシリアルデ゛−夕９のみを選択し
、ビデオ出力信号としては偶数番目のビットシリアルデ
ータ９が出力される（第２図の右側のビデオ信号の縮少
部分参照）。この°場合、表示メモリ１より出力された
画像データはビットデータ３と偶数番目のヒ゛ットデー
タ２に分離され各奇数番目用レジスタ４と偶数番目用レ
ジスタ５に入力されている。レジスター４に入力された
奇数番目のビットデータは無効となる。また偶数番目用
レジスタ５に入力された偶数番目ビットデータはこのと
きのシフト用クロックＡによりシフトされる。信号Ａは
前記普通動作の場合に比べてその周期が半分のＬＬＫＯ
信号がセレクト回路６で選択出力されている。従って縮
少に際しては時間的にはビット飛び越しする形で画像デ
ータを１／２に縮少することができる。
ここで信号ＡをＣＬＫ、’の半分の周期にしない場合（
ＣＬＫｏの周期と同じ）には相対的ビデオ信号の周期が
２倍となり、これを表示すると横に長い画像となること
が解る。
ＣＬＫｏの周期と同じ）には相対的ビデオ信号の周期が
２倍となり、これを表示すると横に長い画像となること
が解る。
以上の実施例によれ・ば、普通サイズで表示−する場合
と、縮少サイシで表示する場合を圧縮制御信号で切変え
、１／２の縮少の時は、普通サイズの時の１７２のビッ
トデータを使用すれば、Ｉ／２の縮少が可能となる。こ
の原理に基けば、シフトレジスタの数を２個でなく複数
個設けることにより、１／２以外の縮少も可能となるこ
とが理解できよう６ 効果 以上述べた如く本発明によれば、メモリの画像を複数の
並列直列変換器に分散してセットし、これを縮少比に応
じて読み出せばよいので１画像データの縮少のために多
くの専用回路あるいは専用処理が不用となる。また更に
元の画像データを待避する必要もないので、画像データ
の圧縮のための処理時間がゼロとなり、優れた画像圧縮
方式％式％
と、縮少サイシで表示する場合を圧縮制御信号で切変え
、１／２の縮少の時は、普通サイズの時の１７２のビッ
トデータを使用すれば、Ｉ／２の縮少が可能となる。こ
の原理に基けば、シフトレジスタの数を２個でなく複数
個設けることにより、１／２以外の縮少も可能となるこ
とが理解できよう６ 効果 以上述べた如く本発明によれば、メモリの画像を複数の
並列直列変換器に分散してセットし、これを縮少比に応
じて読み出せばよいので１画像データの縮少のために多
くの専用回路あるいは専用処理が不用となる。また更に
元の画像データを待避する必要もないので、画像データ
の圧縮のための処理時間がゼロとなり、優れた画像圧縮
方式％式％
第１図は本発明による実施例の回路図、第２図は第１図
のタイミングチャートである。 ここで、ｌ・・・表示用メモリ、２・・・偶数ビットデ
ータ、３・・・奇数ビットデータ、４・・・奇数用シフ
トレジスタ、５・・・偶数用シフトレジスタ、６．７・
・・セレクタ回路、８・・・奇数ビットシリアルデータ
、９・・・ビットシリアルデータ、１０〜１２・・・ゲ
ート、Ｐ・・・圧縮制御信号である。 特許出願人 キャノン株式会社 第１図 第２図 仁、ットＮ。
のタイミングチャートである。 ここで、ｌ・・・表示用メモリ、２・・・偶数ビットデ
ータ、３・・・奇数ビットデータ、４・・・奇数用シフ
トレジスタ、５・・・偶数用シフトレジスタ、６．７・
・・セレクタ回路、８・・・奇数ビットシリアルデータ
、９・・・ビットシリアルデータ、１０〜１２・・・ゲ
ート、Ｐ・・・圧縮制御信号である。 特許出願人 キャノン株式会社 第１図 第２図 仁、ットＮ。
Claims (1)
- メモリからの画像データを少なくとも２以上の並列φ直
列変換器に分散して格納し、画像データ縮少時に前記複
数の並列直列変換器の出力を縮少比に応じた数だけ選択
し、縮少画像データを得るこ゛とを特徴とする画像縮少
方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048910A JPS59175272A (ja) | 1983-03-25 | 1983-03-25 | 画像縮少方式 |
| DE19843410834 DE3410834A1 (de) | 1983-03-25 | 1984-03-23 | Bildaufbereitungseinrichtung |
| FR8404519A FR2543383B1 (fr) | 1983-03-25 | 1984-03-23 | Appareil de traitement d'images |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048910A JPS59175272A (ja) | 1983-03-25 | 1983-03-25 | 画像縮少方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175272A true JPS59175272A (ja) | 1984-10-04 |
Family
ID=12816408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048910A Pending JPS59175272A (ja) | 1983-03-25 | 1983-03-25 | 画像縮少方式 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS59175272A (ja) |
| DE (1) | DE3410834A1 (ja) |
| FR (1) | FR2543383B1 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267210A (en) * | 1975-12-01 | 1977-06-03 | Toshiba Corp | Facsimile transmission equipment |
| US4134128A (en) * | 1976-03-19 | 1979-01-09 | Rca Corporation | Television picture size altering apparatus |
| GB2006567B (en) * | 1977-08-25 | 1982-08-25 | Dainippon Screen Mfg | Machine for and method of image production with variable reproduction scale |
| DE3175423D1 (en) * | 1980-10-31 | 1986-11-06 | Toshiba Kk | Picture size conversion circuit |
| DE3109169A1 (de) * | 1981-03-11 | 1982-09-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren und anordnung zur erzeugung von bildpunktsignalen |
| DE3266906D1 (en) * | 1982-05-28 | 1985-11-21 | Hell Rudolf Dr Ing Gmbh | Method and apparatus for the reproduction of an image with a coarser resolution than during picture scanning |
-
1983
- 1983-03-25 JP JP58048910A patent/JPS59175272A/ja active Pending
-
1984
- 1984-03-23 FR FR8404519A patent/FR2543383B1/fr not_active Expired
- 1984-03-23 DE DE19843410834 patent/DE3410834A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| FR2543383A1 (fr) | 1984-09-28 |
| FR2543383B1 (fr) | 1989-01-13 |
| DE3410834A1 (de) | 1984-09-27 |
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