JPS59167032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59167032A JPS59167032A JP4037483A JP4037483A JPS59167032A JP S59167032 A JPS59167032 A JP S59167032A JP 4037483 A JP4037483 A JP 4037483A JP 4037483 A JP4037483 A JP 4037483A JP S59167032 A JPS59167032 A JP S59167032A
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- Japan
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- film
- nitride film
- silicon nitride
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野〕
この発明は半導体装置の製造方法に係わり、Ｋ素子分離
技術の改良に関する。
技術の改良に関する。
発明の技術的背景〕
ＭＯＳ型の半導体装置等では素子分離技術とてｏａｒス
（ＬＯＣａｌ ０ｘｉｄａｔｉｏｎ ｏｆ Ｓｉ目ｃａ
ｎ ）術が一般に用いられている。次にこのロコス術の
概略を述べる。
（ＬＯＣａｌ ０ｘｉｄａｔｉｏｎ ｏｆ Ｓｉ目ｃａ
ｎ ）術が一般に用いられている。次にこのロコス術の
概略を述べる。
まず第１図に示すように半導体基板１上に半形成し、さ
らにこの保護用酸化膜２上にシリコン窒化膜（５ｉＮ）
３を形成する。次いでこの窒化膜３をフォトエツチン
グ法を用いてノ４ターニングし、第２図に示すように素
子領域に酸化防止用のマスクとして窒化膜パターン３ａ
を残す。
らにこの保護用酸化膜２上にシリコン窒化膜（５ｉＮ）
３を形成する。次いでこの窒化膜３をフォトエツチン
グ法を用いてノ４ターニングし、第２図に示すように素
子領域に酸化防止用のマスクとして窒化膜パターン３ａ
を残す。
続いて、第３図に示すようにこの半導体基板１を酸化さ
せ素子分離領域（で厚い素子分離酸化膜２ｆを形成する
。この後、第４図に示すように不要となる窒化膜パター
ン３ａを除去する。
せ素子分離領域（で厚い素子分離酸化膜２ｆを形成する
。この後、第４図に示すように不要となる窒化膜パター
ン３ａを除去する。
上記のようなロコス技術を用いた素子分離酸化膜２ｆの
形成方法では、分離酸化膜２ｆを形成するための酸化工
程において、酸化のマスクとなる窒化膜ノ等ターン３ａ
下にまで酸化が進行し、素子領域に一般にバーズビーク
と呼ばれる酸化膜が形成される。第３図および第４図の
破線２ｂ内にこのバーズビーク部分を示す。このような
、窒化膜ノリーン３ａ下に進行する横方向酸化の結果と
して、マスクパターン（窒化膜）４ターン）と素子分離
酸化膜２ｆのパターンとの間に寸法誤差（いわゆるパタ
ーン変換差）が生じ、これが素子の微細化の障害となっ
ていた。
形成方法では、分離酸化膜２ｆを形成するための酸化工
程において、酸化のマスクとなる窒化膜ノ等ターン３ａ
下にまで酸化が進行し、素子領域に一般にバーズビーク
と呼ばれる酸化膜が形成される。第３図および第４図の
破線２ｂ内にこのバーズビーク部分を示す。このような
、窒化膜ノリーン３ａ下に進行する横方向酸化の結果と
して、マスクパターン（窒化膜）４ターン）と素子分離
酸化膜２ｆのパターンとの間に寸法誤差（いわゆるパタ
ーン変換差）が生じ、これが素子の微細化の障害となっ
ていた。
このような欠点の対策として、窒化膜３を十分に厚くシ
、基本板１の保護用酸化膜２を薄層化する手法があるが
、このような手法により形成すると半導体基板１の素子
領域に結晶欠陥が多数発生し、素子の歩留りの低下を招
いていた。
、基本板１の保護用酸化膜２を薄層化する手法があるが
、このような手法により形成すると半導体基板１の素子
領域に結晶欠陥が多数発生し、素子の歩留りの低下を招
いていた。
例えば、窒化膜３の膜厚を２５００Ａ以上で保護用酸化
膜２の膜厚を９００Ａ以下にすると、上記結晶欠陥の発
生が著しく進行する。
膜２の膜厚を９００Ａ以下にすると、上記結晶欠陥の発
生が著しく進行する。
この発明は、上記のような点Ｋｍみなされたものでその
目的とするところは、結晶欠陥の発生率の上昇を招くこ
となく、バーズビークを極力抑えることができパターン
変換差の少ない素子を製造することのできる半導体装置
の製造方法を提供し、素子の歩留り向上と素子の微細化
とを両立させることにある。
目的とするところは、結晶欠陥の発生率の上昇を招くこ
となく、バーズビークを極力抑えることができパターン
変換差の少ない素子を製造することのできる半導体装置
の製造方法を提供し、素子の歩留り向上と素子の微細化
とを両立させることにある。
すなわちこの発明に係る半導体装置の製造方法の８６は
以下のとおりである。すなわち、な呆護用酸化膜の形成
された半導体基板の素子分動膜形成予定部上Ｋ例えば多
結晶シリコン膜から成る下地膜を被着し、素子領域上に
下地膜で囲まれた凹部を形成する。続いてこの凹部を含
む半導体基板面にシリコン窒化膜を例えばＣＶＤ法或い
はスパッタリング法などの面の方向によらず略一定の膜
厚で形成可能な方法により被着することＫよって縁部だ
けが厚いシリコン窒化膜のパターンを形成しこれをマス
クとして半導体基板表面を酸化する。
以下のとおりである。すなわち、な呆護用酸化膜の形成
された半導体基板の素子分動膜形成予定部上Ｋ例えば多
結晶シリコン膜から成る下地膜を被着し、素子領域上に
下地膜で囲まれた凹部を形成する。続いてこの凹部を含
む半導体基板面にシリコン窒化膜を例えばＣＶＤ法或い
はスパッタリング法などの面の方向によらず略一定の膜
厚で形成可能な方法により被着することＫよって縁部だ
けが厚いシリコン窒化膜のパターンを形成しこれをマス
クとして半導体基板表面を酸化する。
上記のように凹部を含む半導体基板面に被着したシリコ
ン窒化膜により所定のノやターンを形成するには、まず
低粘性のレジストをシリコン窒化膜の被着された半導体
基板面に塗布してこの基板表面を略平坦となるようにし
次いで上記レジストおよびシリコン窒化膜のエツチング
速明が略等しくなるよう番でエツチングパラメータを設
定した状態でレジスト共に上記下地膜上のシリコン窒化
膜を水平方向の速度が小さい異方性エツチングにより除
去する。しかる後に上記下地膜および残留レジストを除
去し半導体基板上の素子領域上に被着したシリコン窒化
膜の／４’ターンを残し、このシリコン窒化膜のパター
〉をマスクとして上記半導体基板を酸化せしめ素子分離
膜を形成するものである。
ン窒化膜により所定のノやターンを形成するには、まず
低粘性のレジストをシリコン窒化膜の被着された半導体
基板面に塗布してこの基板表面を略平坦となるようにし
次いで上記レジストおよびシリコン窒化膜のエツチング
速明が略等しくなるよう番でエツチングパラメータを設
定した状態でレジスト共に上記下地膜上のシリコン窒化
膜を水平方向の速度が小さい異方性エツチングにより除
去する。しかる後に上記下地膜および残留レジストを除
去し半導体基板上の素子領域上に被着したシリコン窒化
膜の／４’ターンを残し、このシリコン窒化膜のパター
〉をマスクとして上記半導体基板を酸化せしめ素子分離
膜を形成するものである。
以下図面を参照してこの発明の一実施例につき説明する
。
。
■ まず、第５図に示すように半導体基板１上に膜厚が
〜９００Ａ稈度の保護用酸化膜２を形成する。次いで、
この保護用酸化膜２上に下地膜として多結晶シリコン膜
４を形成する。
〜９００Ａ稈度の保護用酸化膜２を形成する。次いで、
この保護用酸化膜２上に下地膜として多結晶シリコン膜
４を形成する。
この多結晶シリコン膜４の膜厚は後述する酸化マスク用
のシリコン窒化膜３の膜厚の約２倍の膜厚であることが
猜ましい。
のシリコン窒化膜３の膜厚の約２倍の膜厚であることが
猜ましい。
■ 続いて、上記多結晶シリコン膜４を、例えばＲＩＥ
（反応性イオンエツチング）法等のエツチング断面を
略垂直にすることのできるエツチング法によって、パタ
ーニングし、第６図に示すように素子領域上の多結晶シ
リコンハφ４を除去し凹部４ａを形成する。
（反応性イオンエツチング）法等のエツチング断面を
略垂直にすることのできるエツチング法によって、パタ
ーニングし、第６図に示すように素子領域上の多結晶シ
リコンハφ４を除去し凹部４ａを形成する。
■ 次いで第７図に示すように半導体基板１光面にシリ
コン窒化膜３を、例えばＣｖＤＣｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）技術、プラズマＣ
ＶＤ技術やスノクツタリング技術叫被着面の方向によら
ず略一定の膜厚で形成可能な手段によって被着する。こ
のシリコン窒化膜３の膜厚は、素子領域の結晶欠陥の発
生を抑えるため２５００Ａ以下の膜が望ましいとともに
、前記したように、多結晶シリコン膜４の膜厚の１以下
であることが望ましい。
コン窒化膜３を、例えばＣｖＤＣｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）技術、プラズマＣ
ＶＤ技術やスノクツタリング技術叫被着面の方向によら
ず略一定の膜厚で形成可能な手段によって被着する。こ
のシリコン窒化膜３の膜厚は、素子領域の結晶欠陥の発
生を抑えるため２５００Ａ以下の膜が望ましいとともに
、前記したように、多結晶シリコン膜４の膜厚の１以下
であることが望ましい。
■ 続いて、第８図に示すようにシリコン窒化膜３上に
いわゆるエッチバク用の粘性の低いレジスト５をスピナ
等を用いて回転塗布しその赤面がほぼ平坦となるように
する。
いわゆるエッチバク用の粘性の低いレジスト５をスピナ
等を用いて回転塗布しその赤面がほぼ平坦となるように
する。
■ 次いで第９図に示すように例えばＲＩＢ技術等の水
平方向のエツチング速度の小さい異方性エツチングを用
い、レジスト５およびシリコン窒化膜３をシリコン窒化
膜３の下の多結晶シリコン膜４表面が露出するまでエツ
チングする。この際に、上記レジスト５とシリチング速
度が遅くなるようにエツチング条件を設定する。このエ
ツチングにより多結晶シリコン膜４に囲まれた素子領域
には、この多結晶シリコン膜４の膜厚の約Σの膜厚のシ
リコン窒化膜３とレジスト５とが残る。
平方向のエツチング速度の小さい異方性エツチングを用
い、レジスト５およびシリコン窒化膜３をシリコン窒化
膜３の下の多結晶シリコン膜４表面が露出するまでエツ
チングする。この際に、上記レジスト５とシリチング速
度が遅くなるようにエツチング条件を設定する。このエ
ツチングにより多結晶シリコン膜４に囲まれた素子領域
には、この多結晶シリコン膜４の膜厚の約Σの膜厚のシ
リコン窒化膜３とレジスト５とが残る。
■ 続いて、レジスト５を第１０図に示すようにエツチ
ングにより除去する。同様に不要となった多結晶シリコ
ン膜４をシリコン窒化膜およびシリコン酸化膜に対して
選択性の高い例えばヒドラジン液を用いて除去し、半導
体基板１上にパターンの周縁部３ｂの膜厚が厚く々つた
シリコン窒化膜パターン３ａを形成する。
ングにより除去する。同様に不要となった多結晶シリコ
ン膜４をシリコン窒化膜およびシリコン酸化膜に対して
選択性の高い例えばヒドラジン液を用いて除去し、半導
体基板１上にパターンの周縁部３ｂの膜厚が厚く々つた
シリコン窒化膜パターン３ａを形成する。
■ 次いで第１１図に示すように、シリコン窒化膜パタ
ーン３ｍをマスクとした酸化工程を行って素子分離領域
として約１．０μｍの厚い集子分離酸化膜２ｆを形成す
る。
ーン３ｍをマスクとした酸化工程を行って素子分離領域
として約１．０μｍの厚い集子分離酸化膜２ｆを形成す
る。
ここで、上記シリコン窒化膜・ぐターン３ａの周縁部３
ｂが厚くなっており、酸素に対する拡散阻止能が高いた
め、シリコン窒化膜パターン３ａ下に形成される酸化膜
の量は大幅に少なくなる。
ｂが厚くなっており、酸素に対する拡散阻止能が高いた
め、シリコン窒化膜パターン３ａ下に形成される酸化膜
の量は大幅に少なくなる。
■ しかる後に上記シリコン窒化膜パターン３ａを、第
１２図に示すようＫ例えば約１８０℃のリン酸液を用い
たケミカルエツチング或いはケミカルドライエツチング
（ＣＦ４＋０．ガスを高周波にて活性化させ、フッ素ラ
ジカルによってエツチングする方法）等の手段により剥
離する。
１２図に示すようＫ例えば約１８０℃のリン酸液を用い
たケミカルエツチング或いはケミカルドライエツチング
（ＣＦ４＋０．ガスを高周波にて活性化させ、フッ素ラ
ジカルによってエツチングする方法）等の手段により剥
離する。
以上１．ＣＤＩ″Ｊ至■で説明したように、予め酸化工
程のマスクとなるシリコン窒化膜パターン３ａを、周縁
部のみ厚くしておくため、厚いシリコン窒化膜が原因の
素子領域における結晶状態の劣化を防止できると同時に
素子領域の内部方向へ成長するバーズビークを抑制でき
る。
程のマスクとなるシリコン窒化膜パターン３ａを、周縁
部のみ厚くしておくため、厚いシリコン窒化膜が原因の
素子領域における結晶状態の劣化を防止できると同時に
素子領域の内部方向へ成長するバーズビークを抑制でき
る。
なお、上記実施例では周縁部のみ厚いシリコン窒化膜パ
ターンを形成するための下地膜として多結晶シリコン膜
を形成したが、これは、保護用酸化膜を介した下層の半
導体基板の結晶状態を劣化させる恐れがなく、かつ異方
性エツチングを適用でき、シリコン窒化膜よりも充分に
遅いエツチング速度でエツチング可能なものであれば例
えばアルミニウム等の低融点金属を主体とする材料を用
いることもできる。ただしこの場合、下地膜上に形成す
るシリコン窒化膜の形成手段が下地膜材料の融点以下で
形成可能なものとなるように、下地膜材料とシリコン窒
化膜の形成方法とを組み合わせる必要がある。
ターンを形成するための下地膜として多結晶シリコン膜
を形成したが、これは、保護用酸化膜を介した下層の半
導体基板の結晶状態を劣化させる恐れがなく、かつ異方
性エツチングを適用でき、シリコン窒化膜よりも充分に
遅いエツチング速度でエツチング可能なものであれば例
えばアルミニウム等の低融点金属を主体とする材料を用
いることもできる。ただしこの場合、下地膜上に形成す
るシリコン窒化膜の形成手段が下地膜材料の融点以下で
形成可能なものとなるように、下地膜材料とシリコン窒
化膜の形成方法とを組み合わせる必要がある。
以上のようにこの発明による半導体装置の製造方法によ
れば、素子分離膜を形成するための酸化工程におけるマ
スクとなる窒化膜ノ母ターントシてパターンの周縁部に
おいてのみ厚く素子領域上においては薄いものを用いる
ため、素子領域となる半導体基板部における結晶欠陥の
発生率の上昇を招くことなくいわゆるパーズビ−りの抑
えられたパターン変換差の少ない素子を製造することが
でき、素子の歩留りの向上と素子の欧細化とを両立でき
る。
れば、素子分離膜を形成するための酸化工程におけるマ
スクとなる窒化膜ノ母ターントシてパターンの周縁部に
おいてのみ厚く素子領域上においては薄いものを用いる
ため、素子領域となる半導体基板部における結晶欠陥の
発生率の上昇を招くことなくいわゆるパーズビ−りの抑
えられたパターン変換差の少ない素子を製造することが
でき、素子の歩留りの向上と素子の欧細化とを両立でき
る。
第１図乃至第４図は従来の半導体装置の製造方法を説明
する断面図、第５図乃至第１２図はこの発明の一実施例
に係る半導体装置の製造方法を説明する断面図であるー ト・・半導体基板、２・・・保論用酸化膜、２ｆ・・・
リコン膜（下地膜）、４ａ・−・凹部、５・・・レジス
ト。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 ４５図 ｉＩｃ図 １ｆ７図 １１９図 第１２図 フ
する断面図、第５図乃至第１２図はこの発明の一実施例
に係る半導体装置の製造方法を説明する断面図であるー ト・・半導体基板、２・・・保論用酸化膜、２ｆ・・・
リコン膜（下地膜）、４ａ・−・凹部、５・・・レジス
ト。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 ４５図 ｉＩｃ図 １ｆ７図 １１９図 第１２図 フ
Claims (1)
- （１） 上面に保護膜の形成された半導体基板上に素
子領域を除いて下地膜を形成する工程と、この下地膜で
囲まれ素子領域上に形成された凹部内面に沿ってシリコ
ン窒化膜を被着し縁部が厚いシリコン窒化膜のパターン
を形成する工程と、このシリコン窒化膜のパターンを
マスクとして酸化を行ない菓子分離酸化膜を 形
成する工程とを具備することを特徴とする半導体装置の
製造方法。 （２） 上記縁
部が厚いシリコン窒化膜の７母ターンを形成する工程は
、上記下地膜により形成された素子領域部分の開口を含
む半導体基板上 面に面の方向に拘らず略一定の膜厚で
シリコ ン窒化膜を被着する工程と、上記半導体基板
表面にレジストを塗布して半導体基板表面をよびレジス
トのエツチング速度が略等しくなるように設定した異方
性エツチングにより上記下地膜が露出するまでレジスト
と共にシリコン窒化膜を削る工程と、残留した上記下地
膜およびレジストを除去し上記素子領域に被着した部分
のシリコン窒化膜から成るシリコン窒化膜のパターンを
形成する工程とから成ることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037483A JPS59167032A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037483A JPS59167032A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167032A true JPS59167032A (ja) | 1984-09-20 |
Family
ID=12578872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037483A Pending JPS59167032A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167032A (ja) |
-
1983
- 1983-03-11 JP JP4037483A patent/JPS59167032A/ja active Pending
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