JPS5916446B2 - Ｄａ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、電気値を設定および変更するためのＤＡ変換
器に関する。

電気装置を設計する場合、例えばスイッチ、キー、回転
式ポテンショメータ等の機械的に操作される既存の構成
素子の代わりに、デジタルデータの流れにより制御され
る電子素子を用いるように大きな努力が払われつつある
。

デジタル技術では、データが障害無く伝送され、指示も
容易であり、更に使要回路がモノリシック集積化能であ
る。

前記形式のＤＡ変換器は、例えば直流電圧レベルの制御
に必要なポテンショメータの代わりに使用される。

更にこの種のＤＡ変換器は、ラジオ装置やテレビジョン
装置やテープレコーダ等の被制御値の制御にも必要であ
る。

テレビジョン装置では、例えば輝度、色の飽和度および
音量が可調節な直流電圧レベルにより調節される。

従来のポテンショメータの代わりに使用可能な装置は既
にいくつか提案されている。

直流電圧値に相応する２進情報が２進計数器に書き込ま
れ、２進計数器の個々の計数段に重みが付与された装置
は公知である。

個々の計数段には、重みの付与された抵抗が後置接続さ
れる。

これらの抵抗はいずれも共通の加算抵抗に作用する。

重みの付与された抵抗には計数結果に応じて電流が流れ
、これらの電流は前記加算抵抗により加算される。

従って計数結果に相応する直流電圧が、加算抵抗におけ
る電圧降下として得られる。

しかしこの種の回路には、使用する抵抗の精度により出
力電圧の精度が決まるという欠点がある。

所望の電圧レベルに関する情報が該電圧レベルに相応す
る２進語に変換されて供給される他の形式の装置も公知
である。

この２進語の個々の桁は。個々の桁に配属された記憶セ
ルにそれぞれ書き込まれる。

すべての記憶セルの記憶内容は抵抗回路網を介してイン
クロゲートされる。

但し記憶セル毎に設定される抵抗値には、当該記憶セル
の桁の重みに応じた重みが付与される。

電流は記憶セルの記憶内容に応じて流れ、抵抗回路網の
個別抵抗値により電流に重みが付与される。

そしてこれらの電流は、後置接続された共通の加算抵抗
により加算される。

この加算抵抗には、前記２進語に相応する直流電圧に等
しい電圧降下が生ずる。

この装置も欠点を有する；即ち直流出力電圧の精度が抵
抗回路網の精度に依存する。

更に所望の電圧レベルに相応する２進語を形成する回路
が必要である。

この種の２進語を形成するには、例えば所定時間を時間
値に相応する２進語に変換しなければならない。

第３の公知の装置でも、２進語が２進語の個々の桁に配
属された記憶セルに書き込まれる。

この２進語は所望の直流電圧に相応する。

２進語は、コンパレータにおいて、連続動作の計数器の
内容と比較される。

但しこの計数器の桁数を、２進語の桁数に等しく設定し
なければならない。

計数器の内容は比較的高い周波数で変化する。

計数器の内容が記憶限界に相当する数に達すると、計数
器は零にリセットされ、改めて計数を開始する。

計数器の零点通過の際、コンパレータに接続されたフリ
ップフロップ回路がセットされ、フリップフロップ回路
の出力側に電圧が生ずる。

計数器の内容が２進語に一致すれば、フリップフロップ
回路かコンパレータによりリセットされる。

フリップフロップ回路の出力側に生ずるパルス列は、積
分器に供給される。

フリップフロップ回路の出力側に電圧が生ずる時間と、
フリップフロップ回路の出力電圧が零の時間との比は２
進語（従って所望の直流電圧）に相応する。

従って積分器より適正な直流電圧値が得られ、この直流
電圧値は抵抗値に依存しない。

しかしこの装置の構成には複雑かつ高価な電子技術が必
要で、装置全体のコストアップをきたす。

本発明の基本的課題は、出力値が抵抗回路網の影響を受
けない簡単かつ安価なりＡ変換器を提供することである
。

本発明によればこの課題は次のようにして解決される。

即ち、電気パラメータの所定値に相応する２進記憶内容
を有するシフトレジスタ１を設け、電気パラメータの所
定値はシフトレジスタ１内の論理値１の総数と前記シフ
トレジスタ１内の論理値０の総数との比であるようにし
、シフトレジスタ１の出力側と入力側との間に帰還線を
接続し、シフトレジスタ１のデータを帰還線を介して通
常連続的に循環させるために、第１の周波数Ｆ１のシフ
トクロックパルスをシフトレジスタ１に連続的に供給す
る装置を設け、論理回路を設け、論理回路は最初、電気
値の所定平均値に相応する論理値Ｏと論理値１との交番
するシーケンスをシフトレジスタ１に書込み、その後当
該シフトレジスタ１内で循環している論理値１と論理値
Ｏとの比を選択的に変更して、レジスタ１のデジタル値
の記憶内容を変更するようにし、論理回路は、制御論理
回路２と、シフトレジスタ１に含まれている論理値０ま
たは論理値１の個数を変えるための装置とを有し、この
装置には選択的に論理値１または論理値Ｏを出力側に出
力する第１のトリガ段に１と、第１のトリガ段に１ の
出力側とシフトレジスタ１の入力側との間に接続された
、制御論理回路２によって制御される論理ユニットと、
入力論理ユニットＵ２によってトリガされる第２のトリ
ガ段に２とが設けられており、第２のトリガ段に２は、
入力論理ユニットＵ２に入力信号が入力された時制御論
理回路２を制御するように当該制御論理回路２の入力側
Ｅ１に接続され、制御論理回路２は、第２のトリガ段に
２からの信号に応動して論理ユニットをトリガし、シフ
トレジスタ１内で循環している変更すべき最初の論理値
が現れると、第１のトリガ段に１の出力側に出力される
論理値に変更するように、シフトレジスタ１の出力側に
出力される信号を連続的に積分するために、シフトレジ
スタ１の出力側にアナログ積分素子３を接続し、アナロ
グ積分素子３は、シフトレジスタのデジタル記憶内容に
相応する大きさの出力電圧を連続的に供給するのである
。

本発明は、絶えず循環するシフトレジスタの記憶内容を
積分すれば直流電圧等の電気値が得られるという認識に
基く。

積分素子の直流出力電圧は、シフトレジスタに含まれる
論理値１の信号の数に比例する。

積分素子より取り出される電気値の分解能（即ち精密化
の程度）は、シフトレジスタの桁数にのみ関係する；即
ちシフトレジスタに記憶される２進数情報の数にのみ関
係する。

積分素子の出力値とこの出力値の分解能は簡単な式によ
り表示される。

出力値が直流電圧であれば、但しシフトレジスタのビッ
ト数をｎにより示し、循環の際シフトレジスタに含まれ
る論理値１の信号の数をｍにより示す。

またシフトレジスタの全ビットの論理値が１の場合のレ
ベル電圧をＵＢにより示す。

従って積分されるシストレジスタの記憶内容は、シフト
レジスタに記憶されている論理値ｌの信号の総数と、シ
フトレジスタに記憶されている論理値０の信号との比に
より決定される。

シフトレジスタの出力はシフトレジスタの入力側に帰還
されるので、シフトレジスタの内容はシフトパルスによ
り適時循環する。

本発明のＤＡ変換器は種々の機能を有する。

本発明によれば、シフトレジスタに論理値１，０の交番
ビット列を書き込む装置が設けられる。

これにより、出力電圧を平均値に調節することができる
。

テレビジョン装置では、例えば装置の投入時に輝度、音
量、色の飽和度等の被制御値をすべて平均値に調節する
ことが望ましい。

本発明のＤＡ変換器ではこれは、論理値０．１のビット
をシフトレジスタに書き込むことにより行われる。

シフトレジスタの桁数が偶数ならば、シフトレジスタに
記憶されている論理値０，１の交番ビット列に積分する
と、 の出力電圧ＵＯが得られる。

但しシフトレジスタの全ビットの論理値が１の場合の電
圧レベルをｕＢにより示す。

本発明によれば、論理値０，１の交番ビット列は第１の
弛張振動回路により書き込まれる。

更に本発明によれば、シフトレジスタに記憶されている
論理値Ｏのビット数又は論理値１のビット数を変化させ
る装置が設けられ、これにより直流出力電圧が変化され
る。

制御論理回路に第２の弛張振動回路を介して入力信号が
供給される間、シフトレジスタに記憶されている２進値
が他の２進値に変更される。

第１の弛張振動回路の状態に応じて、論理値Ｏのビット
が論理値１のビットに変更されるか、又は論理値１のビ
ットが論理値Ｏのビットに変更される。

変更指令はシフトレジスタの記憶内容とは無関係にＤＡ
変換器の外部より与えられるので、例えば乱数発生器よ
り発生されるビットパターンに類似するまったくランダ
ムなビットパターンのビット列がシフトレジスタに生す
る。

次に本発明を実施例について図面により詳細に説明する
。

シフトレジスタ１はｎビット構成である。

シフトレジスタ１の出力側Ａは、論理回路を介してシフ
トレジスタ１の入力端Ｅに接続される。

従ってシフトレジスタ１の内容は循環する。

所要シフトパルスのパルス繰返周波数Ｆ１は例えば２０
０ ＫＨｚに設定される。

シフトレジスタ１の出力側Ａには積分素子３が接続され
る。

積分素子３は例えば抵抗Ｒ１とコンデンサＣ１より成る
。

コンデンサＣ１から、シフトレジスタ１の内容に相応す
る直流電圧ＵＯが取り出される。

制御論理回路２により示す。

制御論理回路２は公知の論理結合素子より成る。

制御論理回路２の動作については後述する。この種の制
御論理回路は容易に構成され、従って詳細には説明しな
い。

シフトレジスタ１の出力側Ａと入力側Ｅとの間に設けら
れた論理回路の働きにより、論理値０゜１から成る直列
情報の書き込み中にシフトレジスタ１の内容が循環する
ことはない。

シフトレジスタ１の入力側ＥのＯＲ素子０１を前置接続
する場合には、シフトレジスタ１の出力側Ａと入力側Ｅ
との間に既述の論理回路を設ける必要かある。

第１の双安定マルチバイブレークに１にはＡＮＤ素子Ｕ
１の第１の入力側が接続される。

第１のＡＮＤ素子Ｕ１の出力側は、後置接続されたＯＲ
素子０１ を介してシフトレジスタ１の入力側Ｅに接続
される。

ＡＮＤ素子Ｕ１の第２の入力側は、制御論理回路２の出
力側Ａ１に接続される。

シフトレジスタ１に情報を書き込むか又はシフトレジス
タ１の内容を変更する際、出力側Ａ１に論理値１の信号
が生ずる。

双安定マルチバイブレークに１の入力側にはＡＮＤ素子
Ｕ４が接続される。

ＡＮＤ素子Ｕ４の一方の入力側にはクロック周波数ｆ１
′が印加され、他方の入力側には起動信号Ｓ２が印加さ
れる。

ＡＮＤ素子Ｕ４の一方の入力側に印加されるクロック周
波数ｆ１は、例えばシフトパルスのパルス繰返周波数Ｆ
１゛に等しい。

起動信号Ｓ２は制御論理回路２の入力側Ｅ４にも供給さ
れ、適正な出力信号が制御論理回路２の出力側Ａ１ よ
゛り発生される。

ＯＲ素子０１の第２の入力側はＡＮＤ素子Ｕ３の出力側
に接続される。

ＡＮＤ素子Ｕ３の一方の入力側は、ＮＯＴ素子Ｎ１を介
して制御論理回路２の出力側Ａ１に接続される。

ＡＮＤ素子Ｕ３の他方の入力側はシフトレジスタ１の出
力側Ａに接続される。

第２の双安定マルチバイブレークに２の出力側は制御論
理回路２の入力１ｊｌＩＩＩＥ１に接続される。

双安定マルチバイブレータに２ＱこはＡＮＤ素子Ｕ２が
前置接続される。

ＡＮＤ素子Ｕ２に起動信号Ｓ１が印加されている際、双
安定マルチバイブレークに２は、変更すべき最初の２進
値がシフトレジスタ１の出力側Ａより入力側Ｅに送られ
ると、該２進値が双安定マルチバイブレークに１の出力
側に生ずる２進値に変更されるように、動作する。

次に図示の装置の動作を説明する。

起動信号Ｓ２の印加の際、クロック周波数ｆ１は、ＡＮ
Ｄ素子Ｕ４を介して双安定マルチバイブレータに１の入
力側に作用する。

従って双安定マルチバイブレータに１の出力側には、ク
ロック周波数ｆ１のイ周波数ｆ２のパルス列が生ずる。

起動信号Ｓ２は制御論理回路２にも供給される。

これにより、制御論理回路２の出力側Ａ１に論理値１の
信号が生ずる。

その結果双安定マルチバイブレータに１の出力パルス列
は、ＡＮＤ素子Ｕ１とＯＲ素子０１を介してシフトレジ
スタ１の入力側Ｅに供給される。

シフトパルスのパルス繰返周波数Ｆ１ は、シフトレジ
スタ１の入力側Ｅに供給されるパルス列のパルス繰返周
波数ｆ２の２倍である。

従ってシフトレジスタ１には交互に論理値０，１の信号
が書き込まれる。

ＮＯＴ素子Ｎ１の出力側には論理値Ｏの信号が発生され
る。

従ってＡＮＤ素子Ｕ３は不導通に維持され、それ故シフ
トレジスタ１の出力側Ａより送出される論理値１の情報
は入力側Ｅに返送されない。

起動信号Ｓ２が解除されると、制御論理回路２の出力側
Ａ１の信号の論理値がＯに変化する。

その結果ＡＮＤ素子Ｕ１が不導通にされる。

他方出力側Ａ１に接続されたＡＮＤ素子Ｕ３の入力側に
は論理値１の信号が印加される。

それ故ＡＮＤ素子Ｕ３が導通し、シフトレジスタ１の出
力１！ＩＡより送出される情報は、ＡＮＤ素子Ｕ３およ
びＯＲ素子０１を介して入力側Ｅに供給され、情報の循
環が行われる。

シフトレジスタ１の記憶内容の変更は、ＡＮＤ素子Ｕ２
に印加される起動信号Ｓ１により行われる。

ＡＮＤ素子Ｕ２に起動信号Ｓ１が印加されると、双安定
マルチバイブレークに１が制御され、既存の他の２進情
報の代わりにシフトレジスタ１の少なくとも１つの記憶
セルに書き込まれるべき情報が双安定マルチバイブレー
タに１の出力側に生ずる。

双安定マルチバイブレータに１ においてリセット人力
Ｒの論理値が１でセット人力Ｓの論理値が０ならば、双
安定マルチバイブレータに、の出力側には論理値０の信
号が生ずる。

この場合は、シフトレジスタ１の少なくとも１つの論理
値１の情報が論理値Ｏの情報に変更される。

他方双安定マルチバイブレークに１においてリセット人
力Ｒの論理値がＯでセット人力Ｓの論理値が１ならば、
双安定マルチバイブレークに１の出力側には論理値１の
信号が生ずる。

この場合は、シフトレジスタ１の少なくとも１つの論理
値Ｏの情報が論理値１の情報に変更される。

起動信号Ｓ１を印加し、双安定マルチバイブレータに１
のセット入力およびリセット入力を所望の論理値に設定
する際、双安定マルチバイブレータに２の入力側に、導
通のＡＮＤ素子Ｕ２を介して周波数ｆ３のクロックが印
加される。

但し周波数ｆ３ハ例工ばシフトパルスのパルス繰返周波
数Ｆ１のｎ分の１（ｎはシフトレジスタ１のビット数〉
以下である。

この場合、シフトレジスタ１の内容゛の１循環毎に、１
つの値に限りシフトレジスタ１の内容を変更することが
できる。

起動信号Ｓ１の印加中、双安定マルチバイブレータに２
は制御論理回路２の入力側Ｅ１にパルス列を供給する。

他方循環されるシフトレジスタ１の情報は、入力側Ｅ２
を介して制御論理回路２によりインクロゲートされる。

変更すべき最初の情報が循環する際、制御論理回路２の
出力側Ａ１には論理値１の信号が生ずる。

この信号によりＡＮＤ素子Ｕ１が励振され、双安定マル
チバイブレータに１の出力側の信号は、ＯＲ累子０１を
介してシフトレジスタ１の入力側Ｅに供給される。

循環する論理値１の情報を論理値０の情報に変更する場
合を例にとれば、循環する論理値１の情報はＡＮＤ素子
Ｕ３により阻止され、従ってＡＮＤ素子ＵＩの出力側の
論理値Ｏの信号が書き込まれる。

変更すべき最初の情報の変更後、双安定マルチバイブレ
ータに２は、帰還線に接続されたリセット入力側Ｒを介
して制御論理回路２の出力側Ａ２によりリセットされる
。

それ数次のパルスが供給されない限り、シフトレジスタ
１の内容の変更は行われない。

双安定マルチバイブレータに２がリセットされると、制
御論理回路１の出力側Ａ１には再び論理値Ｏの信号が生
ずる。

その結果、シフトレジスタ１の内容の循環路が導通し、
ＡＮＤ素子Ｕ１が不導通にされる。

循環する論理値Ｏの情報を論理値１の情報に変更する場
合にも同様に行われる。

図示のＤＡ変換器は例えばバイポーラ素子又はＭＯ８素
子より成る。

ＭＯＳトランジスタを用いる場合には、スタチック動作
の構成ブロックを使用することもできるし、クロック制
御のダイナミック動作の構成ブロックを使用することも
できる。

付随の回路と共に複数のシフトレジスタを共通の制御論
理回路に接続すれば、大きな効果が得られる。

共通の制御論理回路を介して複数のシフトレジスタを制
御することにより、例えばテレビジョン装置の輝度、音
量および色の飽和度を調節することができる。

これらの被制御量の値は、積分されかつ変更可能な個々
のシフトレジスタの内容に相応する。

送信機の自動旋回の制御やサーボモータの制御や電灯の
輝度制御にも本発明のＤＡ変換器を使用することができ
る。

【図面の簡単な説明】

図は本発明のＤＡ変換器の実施例のブロック図である。 １・・・・・シフトレジスタ、２・・・・・・制御論理
回路、３・・・・・・積分素子、Ｋ１．に２・・・・・
・双安定マルチバイブレータ、ｆｌ、ｆ３・・・・・・
クロック周波数、Ｆｌ ・・・・・シフトパルスのパル
ス繰返周波数、８１ ｓ Ｓ２・・・・・・起動信号、
ＵＯ・・・・・・出力電圧。

Claims (1)

1. 【特許請求の範囲】 １ 電気値を設定および変更するためのＤＡ変換器にお
   いて、電気パラメータの所定値に相応する２進記憶内容
   を有するシフトレジスタを設け、前記電気パラメータの
   所定値は前記シフトレジスタ内の論理値１の総数と前記
   シフトレジスタ内の論理値Ｏの総数との比であるように
   し、前記シフトレジスタの出力側と入力側との間に帰還
   線を接続し、前記シフトレジスタのデータを前記帰還線
   を介して通常連続的に循環させるために、第１の周波数
   のシフトクロックパルスを前記シフトレジスタに連続的
   に供給する装置を設けて論理回路を設け、前記論理回路
   は最初、電気値の所定平均値に相応する論理値Ｏと論理
   値１との交番するシーケンスを前記シフトレジスタに書
   込み、その後当該シフトレジスタ内で循環している論理
   値１と論理値Ｏとの比を選択的に変更して、前記レジス
   タのデジタル値の記憶内容を変更するようにし、前記論
   理回路は、制御論理回路と、前記シフトレジスタに含ま
   れている論理値０または論理値１の個数を変えるための
   装置とを有し、該個数を変えるための装置には選択的に
   論理値１または論理値０を出力側に出力する第１のトリ
   ガ段と、前記第１のトリガ段の出力側と前記シフトレジ
   スタの入力側との間に接続され前記制御論理回路によっ
   て制御される論理ユニットと、入力論理ユニットによっ
   てトリガされる第２のトリガ段とが設けられており、前
   記第２のトリが段は、前記入力論理ユニットに入力信号
   が入力された時前記制御論理回路を制御するように当該
   制御論理回路の入力側に接続され、前記制御論理回路は
   、前記第２のトリガ段からの信号に応動して前記論理ユ
   ニットヲトリガし、前記シフトレジスタ内で循環してい
   る変更すべき最初の論理値が現れると、前記第１のトリ
   ガ段の出力側に出力される論理値に変更するようにし、
   前記シフトレジスタの前記出力側に出力される信号を連
   続的に積分するために、前記シフトレジスタの前記出力
   側にアナログ積分素子を接続し、前記アナログ積分素子
   は、前記シフトレジスタのデジタル記憶内容に相応する
   大きさの出力電圧を連続的に供給することを特徴とする
   ＤＡ変換器。 ２ シフトレジスタの帰還線を制御論理回路に接続し、
   記憶値が変更された後で第２のトリガ段がリセットされ
   るように、前記制御論理回路を前記第２のトリガ段に接
   続した特許請求の範囲第１項記載のＤＡ変換器。