JPS5916371A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS5916371A JPS5916371A JP57125424A JP12542482A JPS5916371A JP S5916371 A JPS5916371 A JP S5916371A JP 57125424 A JP57125424 A JP 57125424A JP 12542482 A JP12542482 A JP 12542482A JP S5916371 A JPS5916371 A JP S5916371A
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- gate insulating
- insulating film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不揮発性半導体記憶装置に関し、特に浮遊ゲー
トあるいは多層絶縁ゲートを有するＭＩ８電界効果トラ
ンジスタ（ＭＩＳＦＥＴという）からなる不揮発性半導
体記憶装置に関する。
トあるいは多層絶縁ゲートを有するＭＩ８電界効果トラ
ンジスタ（ＭＩＳＦＥＴという）からなる不揮発性半導
体記憶装置に関する。
不揮発性半導体記憶装置は記憶された情報が電源を取シ
去られても失われないという特長を持つ非常に有用な装
置である。この装置は主としてリードオンリーメモリ（
ＲＯＭ）として用いられ、情報の書き替えが可能な動作
機構からプログラマブルリードオンリーメモリ（ＦＲＯ
Ｍ）と称せられる。そこで以下の説明においてはＭＩＳ
ＦＲＯＭについて行うことにする。
去られても失われないという特長を持つ非常に有用な装
置である。この装置は主としてリードオンリーメモリ（
ＲＯＭ）として用いられ、情報の書き替えが可能な動作
機構からプログラマブルリードオンリーメモリ（ＦＲＯ
Ｍ）と称せられる。そこで以下の説明においてはＭＩＳ
ＦＲＯＭについて行うことにする。
現在良く知られているＭＩＳ ＦＲＯＭには浮遊ゲー
トに電荷を蓄積する浮遊ゲート型とゲート絶縁物中のト
ラップに電荷を蓄積する多層絶縁ゲート型がある。
トに電荷を蓄積する浮遊ゲート型とゲート絶縁物中のト
ラップに電荷を蓄積する多層絶縁ゲート型がある。
第１図は多層絶縁ゲート型に属するＭＮＯＳ（メタル
ナイトライド オキサイド シリコン、Ｍｅｔａｌ −
Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−８ｉｌｉｃｏｎ）型のＭ
ＩＳＦＥＴの断面図である。Ｎ型のシリコン基板１にＰ
型のソース領域２、ドレイン領域３が形成され、この
両領域にまたがる基板１上に極めて薄いたとえば２０Ａ
厚さのシリコン酸化膜（Ｓｉｎ、）４とその上に重ねて
第２の絶縁膜層として厚さ約５０ＯＡのシリコン窒化膜
（Ｓｉ、Ｎ、）５が形成され、それぞれアルミニウム膜
によるゲート電極７、ソース電極８、ドレイン電極９が
設けられている。
ナイトライド オキサイド シリコン、Ｍｅｔａｌ −
Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−８ｉｌｉｃｏｎ）型のＭ
ＩＳＦＥＴの断面図である。Ｎ型のシリコン基板１にＰ
型のソース領域２、ドレイン領域３が形成され、この
両領域にまたがる基板１上に極めて薄いたとえば２０Ａ
厚さのシリコン酸化膜（Ｓｉｎ、）４とその上に重ねて
第２の絶縁膜層として厚さ約５０ＯＡのシリコン窒化膜
（Ｓｉ、Ｎ、）５が形成され、それぞれアルミニウム膜
によるゲート電極７、ソース電極８、ドレイン電極９が
設けられている。
このメモリセルＦＥＴへのデータ書込みはゲート電極に
例えば（→２５Ｖの電圧を印加し他の電極を位はＯ電位
とする。かくするとＳｉ、、Ｎ、膜５ｓｔｏ２膜４界面
のトラップに捕獲されていた電子がトンネル効果によ、
ｊ＞５ｉ０２膜４を通り抜はシリコン基板１に注入され
、トラップには正の％ｔ、？ｍ工が残る。このためＦＥ
Ｔのしきい値電圧Ｖｔｈは負方向に大きくシフトしＶ
ｔ ｈ （１）となる、次に書込みデータを消去する場
合は前と反対にゲート絶縁膜に例えば（＋）２５Ｖの電
圧を印加することにより、トンネル効果でシリコン基板
１よシトラップに電子が注入され、しきい値はもとのＶ
ｔ ｈ （０）に戻る、データの読出しはゲート電極
７に読出し電圧■Ｒとして（ｌＶｔｈ（ｏ）１＜１ＶＲ
ＫＩＶｔｈ（１）ｌ） ヲ印７Ｊ［］Ｌ、コノｐＥＴ７
５Ｅ゛オフ”か°“オン”かで識別される。
例えば（→２５Ｖの電圧を印加し他の電極を位はＯ電位
とする。かくするとＳｉ、、Ｎ、膜５ｓｔｏ２膜４界面
のトラップに捕獲されていた電子がトンネル効果によ、
ｊ＞５ｉ０２膜４を通り抜はシリコン基板１に注入され
、トラップには正の％ｔ、？ｍ工が残る。このためＦＥ
Ｔのしきい値電圧Ｖｔｈは負方向に大きくシフトしＶ
ｔ ｈ （１）となる、次に書込みデータを消去する場
合は前と反対にゲート絶縁膜に例えば（＋）２５Ｖの電
圧を印加することにより、トンネル効果でシリコン基板
１よシトラップに電子が注入され、しきい値はもとのＶ
ｔ ｈ （０）に戻る、データの読出しはゲート電極
７に読出し電圧■Ｒとして（ｌＶｔｈ（ｏ）１＜１ＶＲ
ＫＩＶｔｈ（１）ｌ） ヲ印７Ｊ［］Ｌ、コノｐＥＴ７
５Ｅ゛オフ”か°“オン”かで識別される。
第２図は浮遊ゲート型のメモリセルＦＥＴの断面図であ
る。
る。
Ｐ型シリコン基板３１にＮ十型のソース領域１１、ドレ
イン領域１２が形成されこの両領域にまたがる基板上に
約１ｏｏｏＡ厚さの５ｉｎ２膜１３を介して多結晶シリ
コンからなる浮遊ゲート１４が設けられその上に約１０
００Ａ ５ｉｎ２膜１５￥介して多結晶シリコンあるい
はアルミニウム膜からなるコントロールゲート電極１６
が設けられておりアルミニウム膜によるソース電極１８
、ドレイン電極１９が設けられている、このメモリセル
ＦＥＴへのデータの書き込みはコントロールゲート電極
１６に例えば正の２０〜３０Ｖを印加し、゛ソース電極
１８とドレイン電極１９間に例えば１０〜２５Ｖの正の
高電圧を印加することによりソースドレイン間に形成さ
れるチャンネルの高電界によって生成された高エネルギ
ー電子を浮遊ゲート１４に注入させるチャンネル注入法
によって行なわれる。データの消去は紫夕）線、Ｘ線な
どの照射によって浮遊ゲート１４に注入されている電子
を放出することによって行なわれる。
イン領域１２が形成されこの両領域にまたがる基板上に
約１ｏｏｏＡ厚さの５ｉｎ２膜１３を介して多結晶シリ
コンからなる浮遊ゲート１４が設けられその上に約１０
００Ａ ５ｉｎ２膜１５￥介して多結晶シリコンあるい
はアルミニウム膜からなるコントロールゲート電極１６
が設けられておりアルミニウム膜によるソース電極１８
、ドレイン電極１９が設けられている、このメモリセル
ＦＥＴへのデータの書き込みはコントロールゲート電極
１６に例えば正の２０〜３０Ｖを印加し、゛ソース電極
１８とドレイン電極１９間に例えば１０〜２５Ｖの正の
高電圧を印加することによりソースドレイン間に形成さ
れるチャンネルの高電界によって生成された高エネルギ
ー電子を浮遊ゲート１４に注入させるチャンネル注入法
によって行なわれる。データの消去は紫夕）線、Ｘ線な
どの照射によって浮遊ゲート１４に注入されている電子
を放出することによって行なわれる。
以上の例の様に不揮発性メモリセルＦＥＴとしてはその
構造から浮遊ゲート型と、多層絶縁ゲート膜型に分類さ
れる。これらのメモリセルのデータの書込み消去の方法
はトンネル効果を利用するトンネル注入注出法ファーラ
ーノルトノ・イムトンネル効果を利用するフー７−ラー
ノルトノ・イムトンネル注入注出法、アバランシェブレ
ークダウンを利用するアバランシエ注入法、チャンネル
内の＾電界を利用するチャンネル注入法、紫外線、Ｘ＆
などを照射する光放出法等の方法が考えられ、そのうち
いくつかの組合せが発表きれている。
構造から浮遊ゲート型と、多層絶縁ゲート膜型に分類さ
れる。これらのメモリセルのデータの書込み消去の方法
はトンネル効果を利用するトンネル注入注出法ファーラ
ーノルトノ・イムトンネル効果を利用するフー７−ラー
ノルトノ・イムトンネル注入注出法、アバランシェブレ
ークダウンを利用するアバランシエ注入法、チャンネル
内の＾電界を利用するチャンネル注入法、紫外線、Ｘ＆
などを照射する光放出法等の方法が考えられ、そのうち
いくつかの組合せが発表きれている。
しかしながらいずれにおいてもそのデータの狗込み消去
の少くとも一方には通常のＭＩＳＦＥＴの動作電圧であ
る５、０■に比べて約１０数■以上の相当に高い高電圧
を必要としている。
の少くとも一方には通常のＭＩＳＦＥＴの動作電圧であ
る５、０■に比べて約１０数■以上の相当に高い高電圧
を必要としている。
これまで詳しく説明したようにメモリセルを形成する浮
遊ゲートあるいは多層ゲート絶縁膜を有するＭＩＳ Ｆ
ＥＴは、動作電圧として非常に旨い電圧を必要とするの
で、一つの半導体基板上にこのメモリセルＦＥＴとメモ
リセルへの書込み、消去、読出しなどの周辺回路を形成
するＭＩＳＦＥＴとを一緒に作シ込む場合に、これら周
辺回路ＦＥＴのＢｖＤｓ（以下ドレイン領域、ゲート絶
縁膜、ゲート電極によって形成されるゲートコントロー
ルダイオードの降伏電圧をＢＶＤｓとよふことにする）
か問題となる。
遊ゲートあるいは多層ゲート絶縁膜を有するＭＩＳ Ｆ
ＥＴは、動作電圧として非常に旨い電圧を必要とするの
で、一つの半導体基板上にこのメモリセルＦＥＴとメモ
リセルへの書込み、消去、読出しなどの周辺回路を形成
するＭＩＳＦＥＴとを一緒に作シ込む場合に、これら周
辺回路ＦＥＴのＢｖＤｓ（以下ドレイン領域、ゲート絶
縁膜、ゲート電極によって形成されるゲートコントロー
ルダイオードの降伏電圧をＢＶＤｓとよふことにする）
か問題となる。
一方、ＬＳＩの進歩につれてその高集積化、高速化の要
求は一層強くなりその微細化、スケーリングが計られ、
それにともないＭＩＳ ＦＥＴのゲート絶縁膜の尚膜
化が要求される。しかるにゲート絶縁膜の辿脱化はＭＩ
ＳＦＥＴのＢＶＤＳ を低下させ、ＭＩＳＦＲＯＭに
おいては上述の様な高電圧使用のだめ、ＢＶＤｓを高く
とる必要がありゲート絶縁膜の薄膜化が十分にできず高
集積化、高速化を十分に計ることができないという欠点
がある。
求は一層強くなりその微細化、スケーリングが計られ、
それにともないＭＩＳ ＦＥＴのゲート絶縁膜の尚膜
化が要求される。しかるにゲート絶縁膜の辿脱化はＭＩ
ＳＦＥＴのＢＶＤＳ を低下させ、ＭＩＳＦＲＯＭに
おいては上述の様な高電圧使用のだめ、ＢＶＤｓを高く
とる必要がありゲート絶縁膜の薄膜化が十分にできず高
集積化、高速化を十分に計ることができないという欠点
がある。
本発明の目的はかかる欠点の除去されたＢＶＤＳに対す
る十分な高信頼性を有するとともに高集積化、高速化さ
れた不揮発性半導体記憶装置を提供することにある。
る十分な高信頼性を有するとともに高集積化、高速化さ
れた不揮発性半導体記憶装置を提供することにある。
本発明の装置は半導体基板の一生面に設けられた、メモ
リセルを形成する浮遊ゲートあるいは２層絶縁ゲートを
有するＭＩＳ電界効果トランジスタと、前記メモリセル
への書込み、消去・読出しなどの周辺回路を形成するＭ
ＩＳ電界効果トランジスタとからなる不揮発性半導体記
憶装置において、所定の高電圧が印加される前記ＭＩＳ
電界効果トランジスタのゲート絶縁膜厚がそれ以外の前
記ＭＩＳ電Ｗ電果効果トランジスタート絶縁膜厚よシも
厚く形成されていることからなっている。
リセルを形成する浮遊ゲートあるいは２層絶縁ゲートを
有するＭＩＳ電界効果トランジスタと、前記メモリセル
への書込み、消去・読出しなどの周辺回路を形成するＭ
ＩＳ電界効果トランジスタとからなる不揮発性半導体記
憶装置において、所定の高電圧が印加される前記ＭＩＳ
電界効果トランジスタのゲート絶縁膜厚がそれ以外の前
記ＭＩＳ電Ｗ電果効果トランジスタート絶縁膜厚よシも
厚く形成されていることからなっている。
以下、図面を参照し、本発明の装置について詳述する。
始めにＢＶＤｓによる不良モードについて説明する、第
３図は、Ｐ型シリコン基板にＮ＋型ソース、ドレイン領
域を有し、両領域間シリコン基板上にゲート絶縁膜（Ｓ
ｉｎ、膜）を介してゲート電極を有する通常のＮチャネ
ル型ＭＩＳ ＦＥＴについて、前記ゲート絶縁膜厚を変
えたときのＢＶＤｓについて測定した結果の一例を示し
たものである。
３図は、Ｐ型シリコン基板にＮ＋型ソース、ドレイン領
域を有し、両領域間シリコン基板上にゲート絶縁膜（Ｓ
ｉｎ、膜）を介してゲート電極を有する通常のＮチャネ
ル型ＭＩＳ ＦＥＴについて、前記ゲート絶縁膜厚を変
えたときのＢＶＤｓについて測定した結果の一例を示し
たものである。
このＢＶＤｓは、ドレイン接合が逆バイアスされるため
に空乏層が接合の基板側に形成されるがその表面近傍で
はゲート電極ドレイン間の電界により、空乏層の広がシ
がおさえられる様に曲げられ電界の集中が生じる。この
強い電界によってアバランシェブレークダウンが生じる
。ゲート絶縁膜が薄いほどドレイン−ゲート電極間の電
界は強くなるだめ、集中される電界は強くなυ、アバラ
ンシェブレークダウンを生じさせるドレイン電圧は低下
する。したがって図示の様に、ＢＶＤｓはゲート絶縁膜
が薄いほど低くくなる。
に空乏層が接合の基板側に形成されるがその表面近傍で
はゲート電極ドレイン間の電界により、空乏層の広がシ
がおさえられる様に曲げられ電界の集中が生じる。この
強い電界によってアバランシェブレークダウンが生じる
。ゲート絶縁膜が薄いほどドレイン−ゲート電極間の電
界は強くなるだめ、集中される電界は強くなυ、アバラ
ンシェブレークダウンを生じさせるドレイン電圧は低下
する。したがって図示の様に、ＢＶＤｓはゲート絶縁膜
が薄いほど低くくなる。
ＢＶＤｓに起因する不良モードは、第１に、ＭＩＳＦＥ
ＴのＢＶＤ８以上の高電圧をドレインに印加した場合ア
バランシェブレークダウンによυ、正孔が基板に注入さ
れ、ホール電流となって流れるため、電源電流の著しい
増加を生じる。第２に、ソース領域（Ｎ＋八へ板（Ｐ）
、ドレイン領域（Ｎ＋）とで形成されるＮＰＮ ）ラン
ジスタのＰ領域（ペース）が正にバイアスされることに
なシソースから電子が注入されソース：ドレイン間に大
電流が流れる。さらにはこの大電流によシトレイン接合
が破壊されることになる。第３に、他のＭＩＳＦＥＴの
ソースまだはドレイン領域（Ｎ＋）と、基板（Ｐ）、Ｂ
ｖＤｓを生じるドレイン領域（Ｎ＋）とで形成されるＮ
ＰＮ）ランジスタで前記第２の場合と同様の電流が流れ
る。この電流により回路動作よシ所定の電位が引き上げ
られて誤動作の原因になっだシ破壊を生じる原因になる
。
ＴのＢＶＤ８以上の高電圧をドレインに印加した場合ア
バランシェブレークダウンによυ、正孔が基板に注入さ
れ、ホール電流となって流れるため、電源電流の著しい
増加を生じる。第２に、ソース領域（Ｎ＋八へ板（Ｐ）
、ドレイン領域（Ｎ＋）とで形成されるＮＰＮ ）ラン
ジスタのＰ領域（ペース）が正にバイアスされることに
なシソースから電子が注入されソース：ドレイン間に大
電流が流れる。さらにはこの大電流によシトレイン接合
が破壊されることになる。第３に、他のＭＩＳＦＥＴの
ソースまだはドレイン領域（Ｎ＋）と、基板（Ｐ）、Ｂ
ｖＤｓを生じるドレイン領域（Ｎ＋）とで形成されるＮ
ＰＮ）ランジスタで前記第２の場合と同様の電流が流れ
る。この電流により回路動作よシ所定の電位が引き上げ
られて誤動作の原因になっだシ破壊を生じる原因になる
。
そこで本発明の装置は、半導体基板の一生面に形成され
たメモリセル用ＭＩＳＦＥＴ及びデータへ書込み消去、
読出しなどの周辺回路用ＭＩＳＦＥＴのうち直接ＢＶＤ
ｓ以上の高電圧が印加されるＦＥＴのみのゲート絶縁膜
を厚く（たとえば８００＾）し、それ以外のＦＥＴのゲ
ート絶縁膜は通常の値（たとえば４ｏｏＡ）に保ってい
るので電源電圧（たとえば２０■）の高市、圧が印加さ
れてもＢＶＤｓによる不良モードを生じることが無く高
信頼性が保証されるとともに、例えは読出し速度を規定
するセンスアンプを含む読出し回路などのＦＥＴはスケ
ーリングに従ってゲート絶縁膜を薄くし、微細化が計ら
れるのでより高速化、高集積化が達成できることになる
。
たメモリセル用ＭＩＳＦＥＴ及びデータへ書込み消去、
読出しなどの周辺回路用ＭＩＳＦＥＴのうち直接ＢＶＤ
ｓ以上の高電圧が印加されるＦＥＴのみのゲート絶縁膜
を厚く（たとえば８００＾）し、それ以外のＦＥＴのゲ
ート絶縁膜は通常の値（たとえば４ｏｏＡ）に保ってい
るので電源電圧（たとえば２０■）の高市、圧が印加さ
れてもＢＶＤｓによる不良モードを生じることが無く高
信頼性が保証されるとともに、例えは読出し速度を規定
するセンスアンプを含む読出し回路などのＦＥＴはスケ
ーリングに従ってゲート絶縁膜を薄くし、微細化が計ら
れるのでより高速化、高集積化が達成できることになる
。
第４図は本発明の装置の一実施例を示すブロック図であ
る。第２図で説明した、浮遊ゲート構造でチャンネル注
入法による誓込み、紫外線による消去動作を行なうメモ
リセルで構成されるセルマトリックス２５、Ｘデコーダ
２２、Ｙデコーダ２１、アドレス入力回路２０、書込み
回路２３、仇出し回路２４、データ入出力回路２６、コ
ントロール回路２７とを含んで構成されている。この回
路構成で直接ＢＶＤ６以上の高電圧が印加されるために
ゲート絶縁膜を、たとえは８００Ａと厚くしてＢＶＤｓ
を鳥くする必要のあるＦＥＴは二重枠を施した部分すな
わちＸ−デコーダ２２、Ｙデコーダ２１、及び書込み回
路２３である。たたし、これらの中で一部のものは後述
するように実際に印加される電圧が回路構成上、問題を
生じないレベルまでドロップするので除外される。セル
マトリックス２５は後述するように実際に印加される電
圧は嘴込み回路２３などにニジドロップされ低下するの
でその値によってはゲート絶縁膜を厚くしなくてよい場
合もあシこの実施例では特に厚くしていない。ただしメ
モリセルＦＥＴのＢＶＤＳは浮遊ゲートに電子を注入し
である状態（書込み状ｉ）では、浮遊ゲート１ハ、位は
負電位となるため通常のＢＶＤｓよシも低い降伏電圧を
示すようになシゲート絶縁膜を厚くする必要がある場合
もある。
る。第２図で説明した、浮遊ゲート構造でチャンネル注
入法による誓込み、紫外線による消去動作を行なうメモ
リセルで構成されるセルマトリックス２５、Ｘデコーダ
２２、Ｙデコーダ２１、アドレス入力回路２０、書込み
回路２３、仇出し回路２４、データ入出力回路２６、コ
ントロール回路２７とを含んで構成されている。この回
路構成で直接ＢＶＤ６以上の高電圧が印加されるために
ゲート絶縁膜を、たとえは８００Ａと厚くしてＢＶＤｓ
を鳥くする必要のあるＦＥＴは二重枠を施した部分すな
わちＸ−デコーダ２２、Ｙデコーダ２１、及び書込み回
路２３である。たたし、これらの中で一部のものは後述
するように実際に印加される電圧が回路構成上、問題を
生じないレベルまでドロップするので除外される。セル
マトリックス２５は後述するように実際に印加される電
圧は嘴込み回路２３などにニジドロップされ低下するの
でその値によってはゲート絶縁膜を厚くしなくてよい場
合もあシこの実施例では特に厚くしていない。ただしメ
モリセルＦＥＴのＢＶＤＳは浮遊ゲートに電子を注入し
である状態（書込み状ｉ）では、浮遊ゲート１ハ、位は
負電位となるため通常のＢＶＤｓよシも低い降伏電圧を
示すようになシゲート絶縁膜を厚くする必要がある場合
もある。
第５図は第４図に示しだ実施例の一部詳細回路図の一例
である。２８はｎｘｍ個のセルマトリックスを示したメ
モリーヒルＦ Ｅ Ｔ ＱＩ 、〜Ｑ１１゜で構成され
る。これらのメモリセルはＸデコーダの出力Ｘ、、Ｘ、
、、、Ｘｎ、 Ｙデコーダの出力Ｙ、 、 Ｙ２．、、
、’Ｙ。
である。２８はｎｘｍ個のセルマトリックスを示したメ
モリーヒルＦ Ｅ Ｔ ＱＩ 、〜Ｑ１１゜で構成され
る。これらのメモリセルはＸデコーダの出力Ｘ、、Ｘ、
、、、Ｘｎ、 Ｙデコーダの出力Ｙ、 、 Ｙ２．、、
、’Ｙ。
によって選択される。２９は周込み回路でＦＥＴＱ、〜
Ｑｄ″′Ｃ構成され、Ｑｄはデータの入力用、Ｑｏｔｄ
、 コｙ ）ロール信号用、Ｑｂはデプレッシジン型で
Ｑ−、Ｑｄの負荷用、Ｑ８は書込み制御用である。９１
〜９ｍは選択用ＦＥＴである。
Ｑｄ″′Ｃ構成され、Ｑｄはデータの入力用、Ｑｏｔｄ
、 コｙ ）ロール信号用、Ｑｂはデプレッシジン型で
Ｑ−、Ｑｄの負荷用、Ｑ８は書込み制御用である。９１
〜９ｍは選択用ＦＥＴである。
この回路で例えばメモリセルＦ Ｅ Ｔ Ｑ、、、にデ
ータの書込みを行う場合は、■ｐｐ端子に１込み、電、
圧として＋２０Ｖを印加し、コントロール信号入力端子
育には４ｉ込み動作を意味するローレベル電圧を、デー
タ入力端子Ｄｉにローレベル電圧を印加すると、Ｑｃ＋
ＱｄはオフとなるのでＱｌのゲートはＱｂを通しでＶ
ＰＰレベルにバイアスされＱ、＆ユオンスル。す’２Ｋ
Ｘｌ＋ ｙ、 ニｆ−１−）２０ ’Ｖ （−Ｖｐｐ
）か印加され、ＱＩがオンしてメモリセルＦＥ Ｔ Ｑ
、。
ータの書込みを行う場合は、■ｐｐ端子に１込み、電、
圧として＋２０Ｖを印加し、コントロール信号入力端子
育には４ｉ込み動作を意味するローレベル電圧を、デー
タ入力端子Ｄｉにローレベル電圧を印加すると、Ｑｃ＋
ＱｄはオフとなるのでＱｌのゲートはＱｂを通しでＶ
ＰＰレベルにバイアスされＱ、＆ユオンスル。す’２Ｋ
Ｘｌ＋ ｙ、 ニｆ−１−）２０ ’Ｖ （−Ｖｐｐ
）か印加され、ＱＩがオンしてメモリセルＦＥ Ｔ Ｑ
、。
のドレインにはＶｐｐＡ・らＱ、、Ｑ、を介し−Ｃ高電
圧が印加され、−万コントロールゲートにｎ、＋２０Ｖ
が印加さしる。そのためＱｌｌのチャネル内に商寛界に
より生成された高エネルギ電子が浮遊ゲートに注入され
て・１込みがなされる。
圧が印加され、−万コントロールゲートにｎ、＋２０Ｖ
が印加さしる。そのためＱｌｌのチャネル内に商寛界に
より生成された高エネルギ電子が浮遊ゲートに注入され
て・１込みがなされる。
この実施例の＆値において１７Ｖ以上の高電圧がドレイ
ンあるいはソースに印加さするＦ Ｅ ＴはＱ、・Ｑｂ
・Ｑ、・Ｑｄである。Ｑｌ ＋・・・Ｑ□ （こあ、い
てはＱ、がオンしたときのみＶＰＰからの電圧が印加さ
れるが、Ｑｌがオンするときは必ずＱｌ ＋ ・・・Ｑ
？。
ンあるいはソースに印加さするＦ Ｅ ＴはＱ、・Ｑｂ
・Ｑ、・Ｑｄである。Ｑｌ ＋・・・Ｑ□ （こあ、い
てはＱ、がオンしたときのみＶＰＰからの電圧が印加さ
れるが、Ｑｌがオンするときは必ずＱｌ ＋ ・・・Ｑ
？。
０１つがオンし、そのディジット線（１０１〜１０ｍ）
にある１つのメモリセルＦＥＴがオンするためＡ点の電
位はＦＥＴＱ、と、Ｑｌｌ・・・ＱＩＴｌのどれか１つ
と、そのティジット線にあるどれか１つのメモリセルＦ
Ｂ Ｔの３つで分割された線１３〜１５■となる。従
って第５図において省込み回路２９の領域のゲート絶縁
膜を８００Ａ、他を４０ＯＡとすれば第３図に示したデ
ータから、印加霜′、圧はそれぞれのＢＶＤｓよシも小
さな値となるので高電圧印加によるＢＶＤｓに起因する
不良モードの発生は防止できることがわかる。さらに前
述のようにセンスアンプを含む読出し回路、データ入力
回路、コントロール回路、アドレス回路は高′東圧が印
加されることはないのでゲート絶縁膜を４ｏｏＡとして
それらのＦＥＴを形成することができる。
にある１つのメモリセルＦＥＴがオンするためＡ点の電
位はＦＥＴＱ、と、Ｑｌｌ・・・ＱＩＴｌのどれか１つ
と、そのティジット線にあるどれか１つのメモリセルＦ
Ｂ Ｔの３つで分割された線１３〜１５■となる。従
って第５図において省込み回路２９の領域のゲート絶縁
膜を８００Ａ、他を４０ＯＡとすれば第３図に示したデ
ータから、印加霜′、圧はそれぞれのＢＶＤｓよシも小
さな値となるので高電圧印加によるＢＶＤｓに起因する
不良モードの発生は防止できることがわかる。さらに前
述のようにセンスアンプを含む読出し回路、データ入力
回路、コントロール回路、アドレス回路は高′東圧が印
加されることはないのでゲート絶縁膜を４ｏｏＡとして
それらのＦＥＴを形成することができる。
以上の実施例ではメモリセルＦ Ｅ ＴとしてチーＹン
ネル注入法による書込みを行なう浮遊ゲート構造のＭＩ
ＳＦＥＴを採シ上げたか、本発明の趣旨はチャンネル注
入注出法、ファーラーノルトノ・イム注入注出法、アバ
ランシニゲレークダウンによる注入等の簀込み、消去を
行なう浮遊ゲート型及び多層絶縁ゲート型のＭＩ８ＦＥ
Ｔ全般に適用されることは１−うまでもない。
ネル注入法による書込みを行なう浮遊ゲート構造のＭＩ
ＳＦＥＴを採シ上げたか、本発明の趣旨はチャンネル注
入注出法、ファーラーノルトノ・イム注入注出法、アバ
ランシニゲレークダウンによる注入等の簀込み、消去を
行なう浮遊ゲート型及び多層絶縁ゲート型のＭＩ８ＦＥ
Ｔ全般に適用されることは１−うまでもない。
以上詳細に説明したとお９本発明の不揮発性半導体記憶
装置は所定の高雷、圧が印加されるＦ ＥＴゲート絶縁
膜厚のみをＢＶＤＳに起因する不良モードを防止するに
必要な埋さに形成されているので、高電圧印加による不
良モードを防止し高信頼性を保つことができるとともに
、他のＦＥＴはスケーリングに従って微油］化すること
が可能となシより高速化、高集積化が達成できると言う
効果を有する。
装置は所定の高雷、圧が印加されるＦ ＥＴゲート絶縁
膜厚のみをＢＶＤＳに起因する不良モードを防止するに
必要な埋さに形成されているので、高電圧印加による不
良モードを防止し高信頼性を保つことができるとともに
、他のＦＥＴはスケーリングに従って微油］化すること
が可能となシより高速化、高集積化が達成できると言う
効果を有する。
第１図は多層絶縁ゲート型の１つであるＭ Ｎ Ｏ５Ｐ
ＥＴの断面図、第２図は浮遊ゲート型ＭＩＳＦＥＴの断
面図、第３図はＮチャンネルＭＩＳＦＥＴのゲート電極
、ゲート絶縁膜（ＳｉＯ□膜）、ドレイン領域によって
形成されるゲートコンドロールドダイオードの降伏電圧
であるＢＶＤＳとゲート絶縁膜厚の関係の測定値を示す
特性図、第４図は本発明の一実施例を示すブロック図、
第５図はその一部の詳細回路図、である。 なお図において、１，１０・・・・・・シリコン基板、
２、１１・・・・・・ソース領域、３．１２・・・・・
・ドレイン領域、４，１３．１５・・・・・・シリコン
酸化膜、５・・・・・・シ！Ｊ コン窒化膜、６ 、
１９・・・・・・フィールドシリコン酸化膜、７，１６
・・・・・・ゲート句砂、１４・・・・・・浮遊ゲート
、８，１８・・・・・・ソース電袷、９．Ｊ７・・・・
・・ドレインＭ、ｈ、２０・・・・・・アドレス入力回
路、２１・・・・・・Ｙ−テコータ、２２・・・・・・
Ｘ−ｆコータ、２３．２９・・・・・・１込み回路、２
４・・・・・・読出し回路、２５．２８・・・・・・セ
ルマトリックス、２６・・・・・・データ入出力回路、
２７・・・・・・コントロール回路、である。 Ｌ ／ 図 ／θ 第 ？ 冒 ぇヶ′ 乃 ４ 図 ”ｒ Ｓ Ｉえ
ＥＴの断面図、第２図は浮遊ゲート型ＭＩＳＦＥＴの断
面図、第３図はＮチャンネルＭＩＳＦＥＴのゲート電極
、ゲート絶縁膜（ＳｉＯ□膜）、ドレイン領域によって
形成されるゲートコンドロールドダイオードの降伏電圧
であるＢＶＤＳとゲート絶縁膜厚の関係の測定値を示す
特性図、第４図は本発明の一実施例を示すブロック図、
第５図はその一部の詳細回路図、である。 なお図において、１，１０・・・・・・シリコン基板、
２、１１・・・・・・ソース領域、３．１２・・・・・
・ドレイン領域、４，１３．１５・・・・・・シリコン
酸化膜、５・・・・・・シ！Ｊ コン窒化膜、６ 、
１９・・・・・・フィールドシリコン酸化膜、７，１６
・・・・・・ゲート句砂、１４・・・・・・浮遊ゲート
、８，１８・・・・・・ソース電袷、９．Ｊ７・・・・
・・ドレインＭ、ｈ、２０・・・・・・アドレス入力回
路、２１・・・・・・Ｙ−テコータ、２２・・・・・・
Ｘ−ｆコータ、２３．２９・・・・・・１込み回路、２
４・・・・・・読出し回路、２５．２８・・・・・・セ
ルマトリックス、２６・・・・・・データ入出力回路、
２７・・・・・・コントロール回路、である。 Ｌ ／ 図 ／θ 第 ？ 冒 ぇヶ′ 乃 ４ 図 ”ｒ Ｓ Ｉえ
Claims (1)
- 半導体基板の一生面に設けられた、メモリセルを構成す
る浮遊ゲートあるいは多層ゲート絶縁膜を有する第１の
ＭＩＳｉ界効果トランジスタ群と前記メモリセルへの書
込み、消去、読出しなどの周辺回路を構成する第２のＭ
ＩＳ電界効果トランジスタ群とからなる不揮発性半導体
記憶装置におイテ、前記第２のＭＩ８電界効果トランジ
スタのうちの所定の高電圧が印加されるゲート絶縁膜の
厚さがそれ以外の前記第２のＭＩＳ電界効果トランジス
タのゲート絶縁膜の厚さより厚く形成されていることを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125424A JPS5916371A (ja) | 1982-07-19 | 1982-07-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125424A JPS5916371A (ja) | 1982-07-19 | 1982-07-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916371A true JPS5916371A (ja) | 1984-01-27 |
Family
ID=14909754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125424A Pending JPS5916371A (ja) | 1982-07-19 | 1982-07-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101248A (en) * | 1990-02-23 | 1992-03-31 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7031197B2 (en) | 1990-09-14 | 2006-04-18 | Oki Electric Industry Co., Ltd. | EEPROM writing and reading method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-07-19 JP JP57125424A patent/JPS5916371A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101248A (en) * | 1990-02-23 | 1992-03-31 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7031197B2 (en) | 1990-09-14 | 2006-04-18 | Oki Electric Industry Co., Ltd. | EEPROM writing and reading method |
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