JPS59160325A - パルス入力回路 - Google Patents
パルス入力回路Info
- Publication number
- JPS59160325A JPS59160325A JP3338783A JP3338783A JPS59160325A JP S59160325 A JPS59160325 A JP S59160325A JP 3338783 A JP3338783 A JP 3338783A JP 3338783 A JP3338783 A JP 3338783A JP S59160325 A JPS59160325 A JP S59160325A
- Authority
- JP
- Japan
- Prior art keywords
- input
- pulse
- terminal
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はパルス積算回路に係り、特にパルス入力の読取
り周期を長くすることによりＣＰＵ等の処理能力向上に
利用して好適なパルス入力回路に関する。
り周期を長くすることによりＣＰＵ等の処理能力向上に
利用して好適なパルス入力回路に関する。
（ｂ）従来技術と問題点
従来技術を図に沿って説明する。
第１図（４）は従来のパルス入力回路であって、不特定
のパルス幅と不特定の周期を有する被計測パシス信号Ｐ
は、入力端子１からチャタリング波形等を吸収する低域
が波器２と、バッファ回路３とを直列に径由してアンド
ゲート４の一方入力端に接続され、アンドゲート４の他
方の入力端には、ＣＰＵ５から供給されるアクセス用の
リードストローブ信号ＳＴＢが接続され、アンドゲート
４の出力ＥはＣＰＵ５内のカウンタ回路５ａに接続され
、被測定パフレス信号Ｐの入力パルス数を積算する構成
になっている。
のパルス幅と不特定の周期を有する被計測パシス信号Ｐ
は、入力端子１からチャタリング波形等を吸収する低域
が波器２と、バッファ回路３とを直列に径由してアンド
ゲート４の一方入力端に接続され、アンドゲート４の他
方の入力端には、ＣＰＵ５から供給されるアクセス用の
リードストローブ信号ＳＴＢが接続され、アンドゲート
４の出力ＥはＣＰＵ５内のカウンタ回路５ａに接続され
、被測定パフレス信号Ｐの入力パルス数を積算する構成
になっている。
第１図（Ｂ）は囚の各部のタイムチャートとＣＰＵ５の
積算認識を示している。すなわちリードストローブ信号
ＳＴＢの周期は被計測パルス信号Ｐに含まれる最小限の
パルス幅よりも短かく設定されてＣＰＵ５から供給され
ている。ｔはタイムであってｔ１〜ｔ、２はリードスト
ローブ信号のサイクルタイムを示す。タイムチャートに
示すように被計測パルス信号Ｐの入力とリードストロー
ブ信号ＳＴＢの入力に対応するアンドゲート４の出力Ｅ
においてＣＰＵ５のカウンタ５ａの積算認識は先づタイ
ムｔ２における出力Ｅのドを記憶しておき、次のリード
ストローブ信号における出力ｒと比較してＯ”に変化し
たときをもって第ｎ番目のパルス人力と判定積算する。
積算認識を示している。すなわちリードストローブ信号
ＳＴＢの周期は被計測パルス信号Ｐに含まれる最小限の
パルス幅よりも短かく設定されてＣＰＵ５から供給され
ている。ｔはタイムであってｔ１〜ｔ、２はリードスト
ローブ信号のサイクルタイムを示す。タイムチャートに
示すように被計測パルス信号Ｐの入力とリードストロー
ブ信号ＳＴＢの入力に対応するアンドゲート４の出力Ｅ
においてＣＰＵ５のカウンタ５ａの積算認識は先づタイ
ムｔ２における出力Ｅのドを記憶しておき、次のリード
ストローブ信号における出力ｒと比較してＯ”に変化し
たときをもって第ｎ番目のパルス人力と判定積算する。
従ってタイムｔ３における出力Ｅは１”であるから積算
せず次のタイムｔ４を待つ。
せず次のタイムｔ４を待つ。
タイムｔ、における出力Ｅは０”であるからここで始め
て第ｎ番目のパルス入力を積算する。同様にしてタイム
も５〜ｔ６にて第ｎ＋１番目、タイムｔＩＩ〜妬にて第
ｎ＋２番目を積算する。
て第ｎ番目のパルス入力を積算する。同様にしてタイム
も５〜ｔ６にて第ｎ＋１番目、タイムｔＩＩ〜妬にて第
ｎ＋２番目を積算する。
以上の方式で積算するときは、ドから”（）”への変化
を比較しなければならぬため、パルス数の積算洩れを防
止するには被測定パルス信号の最小限のパルス幅よりも
ストローブ信号ＳＴＢの周期を小さく設定する必要があ
り、被測定パルス信号Ｐの最小限のパルス幅がより短か
くなる場合、あるいは測定巣薮が増加した場合には、Ｃ
Ｐ’Ｕ５のリードストローブ信号ＳＴＢの周期をさらに
速くせねばならず、ＣＰＵ５の処理能力を低下させる（
ｃ）発明の目的 本発明は上記従来の欠点に鑑み、フリップフロップを利
用することによりパルス入力の読取り周期を被測定パル
ス信号の最小パルス幅以内に制限されることなく、該被
測定パルス信号の最小周期未満まで長くすることのでき
るパルス入力回路の提供を目的とする。
を比較しなければならぬため、パルス数の積算洩れを防
止するには被測定パルス信号の最小限のパルス幅よりも
ストローブ信号ＳＴＢの周期を小さく設定する必要があ
り、被測定パルス信号Ｐの最小限のパルス幅がより短か
くなる場合、あるいは測定巣薮が増加した場合には、Ｃ
Ｐ’Ｕ５のリードストローブ信号ＳＴＢの周期をさらに
速くせねばならず、ＣＰＵ５の処理能力を低下させる（
ｃ）発明の目的 本発明は上記従来の欠点に鑑み、フリップフロップを利
用することによりパルス入力の読取り周期を被測定パル
ス信号の最小パルス幅以内に制限されることなく、該被
測定パルス信号の最小周期未満まで長くすることのでき
るパルス入力回路の提供を目的とする。
（ｄ） 発明の構成
そしてこの目的は本発明によれば、被測定パルス信号と
リードストローブ信号とをアンドゲートにそれぞれ人力
してなるパルス入力回路において、前記被測定パルス信
号をフリップフロップを介して前記アンドゲートの一方
入力端に入力すると共に、前記ストローブ信号を分岐し
、−分岐は前記アンドゲートの他方入力端に入力し、他
分岐は遅延回路を介して前記フリップフロップのリセッ
ト端子に接続したことを特徴とするパルス入力回路を提
供することにより達成される。
リードストローブ信号とをアンドゲートにそれぞれ人力
してなるパルス入力回路において、前記被測定パルス信
号をフリップフロップを介して前記アンドゲートの一方
入力端に入力すると共に、前記ストローブ信号を分岐し
、−分岐は前記アンドゲートの他方入力端に入力し、他
分岐は遅延回路を介して前記フリップフロップのリセッ
ト端子に接続したことを特徴とするパルス入力回路を提
供することにより達成される。
（ｅ） 発明の実施例
以下本発明実施例を図面によって詳述する。面図におい
て第１図との対応部位には同一符号を付してその重複説
明を省略する。
て第１図との対応部位には同一符号を付してその重複説
明を省略する。
第２図は本発明によるパルス入力回路、第３図は同回路
のタイムチャートを示す。
のタイムチャートを示す。
図において、ＦＦはフリップフロップ、Ｃはクロック端
子、Ｄはデータ端子、Ｒはリセット端子。
子、Ｄはデータ端子、Ｒはリセット端子。
Ｑは出力端子、ＤＬは遅延回路、Ｌ１３〜ｔ２２はタイ
ムを示す。
ムを示す。
第２図に示すように、従来例のバッファ回路３の出力を
フリップフロップＦＦのクロック端子Ｃに入力し、デー
タ端子りには常時”ドを印加する。
フリップフロップＦＦのクロック端子Ｃに入力し、デー
タ端子りには常時”ドを印加する。
出力端子Ｑをアンドゲート４の一方の入力端に入力する
と共に、ストロ−１信号ＳＴＢを分岐し、−分岐はアン
ドゲート４の他方入力端に入力し、他分岐は遅延回路Ｄ
Ｌを介してフリップフロップＦＦのリセット端子Ｒに接
続した回路構成になっている。
と共に、ストロ−１信号ＳＴＢを分岐し、−分岐はアン
ドゲート４の他方入力端に入力し、他分岐は遅延回路Ｄ
Ｌを介してフリップフロップＦＦのリセット端子Ｒに接
続した回路構成になっている。
ここでリードストローブ信号ＳＴＢの周期は被測定パル
ス信号Ｐの最小限周期未満に設定する。
ス信号Ｐの最小限周期未満に設定する。
しかしてその作用は第３図のタイムチャートに示すよう
に被測定パルス信号Ｐが入力されると、タイムｔｒ３に
おける被測定パルス信号Ｐの立上り信号に対応して、フ
リップフロップＦＦの出力端子Ｑには”ｌ”が出力され
て、アンドゲート４の一方入力端に“ドの持続入力とな
る。次にタイムｔ１４にリードストローブ信号ＳＴＢの
立上り信号がアンドゲート４の他方入力端に入力される
と、アンドゲート４の出力Ｅに“１″が出力される。さ
らにリードストローブ信号ＳＴＢは分岐して遅延回路Ｄ
Ｌに入力されているため、遅延回路ＤＬの出力立上り信
号はタイムｔ１４より若干遅れてｔ１５にて立上り、フ
リップフロップＦＦのリセット端子Ｒに入力される。こ
のためフリップフロップＦＦの出力端子Ｑの持続してい
た出力“１”は、リセッ４トされてタイムｔ１５にて出
力１０′の持続状態となる。カウンタ５ａの積算認識は
アンドゲート４の出力Ｅのみを積算するだけでよい。
に被測定パルス信号Ｐが入力されると、タイムｔｒ３に
おける被測定パルス信号Ｐの立上り信号に対応して、フ
リップフロップＦＦの出力端子Ｑには”ｌ”が出力され
て、アンドゲート４の一方入力端に“ドの持続入力とな
る。次にタイムｔ１４にリードストローブ信号ＳＴＢの
立上り信号がアンドゲート４の他方入力端に入力される
と、アンドゲート４の出力Ｅに“１″が出力される。さ
らにリードストローブ信号ＳＴＢは分岐して遅延回路Ｄ
Ｌに入力されているため、遅延回路ＤＬの出力立上り信
号はタイムｔ１４より若干遅れてｔ１５にて立上り、フ
リップフロップＦＦのリセット端子Ｒに入力される。こ
のためフリップフロップＦＦの出力端子Ｑの持続してい
た出力“１”は、リセッ４トされてタイムｔ１５にて出
力１０′の持続状態となる。カウンタ５ａの積算認識は
アンドゲート４の出力Ｅのみを積算するだけでよい。
次にタイム１．３に至り、被測定パルス信号Ｐが立下り
となってもフリップフロップＦＦは何等作用せず、又タ
イムｔ１７にてリードストローブ信号ＳＴＢが入力され
ても、出力端子Ｑの出力が”０”であるためアンドゲー
ト４は出力しない。
となってもフリップフロップＦＦは何等作用せず、又タ
イムｔ１７にてリードストローブ信号ＳＴＢが入力され
ても、出力端子Ｑの出力が”０”であるためアンドゲー
ト４は出力しない。
以下同様にしてタイムｔ１８の被測定パルス信号Ｐの立
上り信号は、フリップフロップＦＦの出力端子Ｑに出力
“１”として、次のリードストローブ信号ＳＴＢがタイ
ムｔ１．でアンドゲート４に入力されるまで持続するた
め、確実にアンドゲート４の出力Ｅを積算することがで
きる。しかも積算の直後において遅延回路ＤＬの作用に
より、フリップフロップＦＦの出力端子Ｑの出力をリセ
ットして、次の被測定パルス信号Ｐを待受けるため積算
を誤ることがない。
上り信号は、フリップフロップＦＦの出力端子Ｑに出力
“１”として、次のリードストローブ信号ＳＴＢがタイ
ムｔ１．でアンドゲート４に入力されるまで持続するた
め、確実にアンドゲート４の出力Ｅを積算することがで
きる。しかも積算の直後において遅延回路ＤＬの作用に
より、フリップフロップＦＦの出力端子Ｑの出力をリセ
ットして、次の被測定パルス信号Ｐを待受けるため積算
を誤ることがない。
尚、本実施例においては積算作用をＣＰＵにて行なうと
したが、マイクロＣＰＵ、マイクロプロセッサ等にても
容易に実施し得る。
したが、マイクロＣＰＵ、マイクロプロセッサ等にても
容易に実施し得る。
（ｆ） 発明の効果
以上詳細に説明したように、本発明のパルス入力回路に
よれば、リードストローブ信号の周期を被測定パルス信
号の最小限周期未満まで長くすることができるので、Ｃ
ＰＵの処理能力を向上させる効果がある。
よれば、リードストローブ信号の周期を被測定パルス信
号の最小限周期未満まで長くすることができるので、Ｃ
ＰＵの処理能力を向上させる効果がある。
第１図は従来のパルス入力回路であって（５）はブロッ
ク図、（Ｂ）は同回路のタイムチャートを示す。 第２図は本発明によるパルス入力回路のブロック図、第
３図は第２図のタイムチャトを示す。 図において、４はアンドゲート、Ｐは被測定ノ（ルス信
号、Ｅはアンドゲートの出力、ＳＴＢはリードストロー
ブ信号、ｔとｔ１ｓ〜ｔ２２はタイム、ｔ１〜ｔＬ２は
リードストローブ信号のサイクルタイム、ｎは積算個数
、ＦＦはフリップフロップ、Ｒはリセット端子、Ｑは出
力端子、ＤＬは遅延回路を示す。 第１図 巾陳、識 −〜−窒 −ｍ−ｎ
ｎ＋１
ｎ＋２第 ２図
ク図、（Ｂ）は同回路のタイムチャートを示す。 第２図は本発明によるパルス入力回路のブロック図、第
３図は第２図のタイムチャトを示す。 図において、４はアンドゲート、Ｐは被測定ノ（ルス信
号、Ｅはアンドゲートの出力、ＳＴＢはリードストロー
ブ信号、ｔとｔ１ｓ〜ｔ２２はタイム、ｔ１〜ｔＬ２は
リードストローブ信号のサイクルタイム、ｎは積算個数
、ＦＦはフリップフロップ、Ｒはリセット端子、Ｑは出
力端子、ＤＬは遅延回路を示す。 第１図 巾陳、識 −〜−窒 −ｍ−ｎ
ｎ＋１
ｎ＋２第 ２図
Claims (1)
- 被測定パフレス信号とリードストローブ信号とをアンド
ゲートにそれぞれ入力してなるバフレス入力回路におい
て、前記被測定パルス信号をフリッププロップを介して
前記アンドゲートの一方入力端に入力すると共に、前記
ストローブ信号を分岐し、−分岐は前記アンドゲートの
他方入力端に入力し、他分岐は遅延回路を介して前記フ
リップフロップのリセット端子に接続したことを特徴と
するパルス入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338783A JPS59160325A (ja) | 1983-02-28 | 1983-02-28 | パルス入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338783A JPS59160325A (ja) | 1983-02-28 | 1983-02-28 | パルス入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160325A true JPS59160325A (ja) | 1984-09-11 |
| JPH0213866B2 JPH0213866B2 (ja) | 1990-04-05 |
Family
ID=12385178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3338783A Granted JPS59160325A (ja) | 1983-02-28 | 1983-02-28 | パルス入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160325A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119351U (ja) * | 1976-03-08 | 1977-09-09 |
-
1983
- 1983-02-28 JP JP3338783A patent/JPS59160325A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119351U (ja) * | 1976-03-08 | 1977-09-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213866B2 (ja) | 1990-04-05 |
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