JPS59158121A - チユ−ナ - Google Patents
チユ−ナInfo
- Publication number
- JPS59158121A JPS59158121A JP3124883A JP3124883A JPS59158121A JP S59158121 A JPS59158121 A JP S59158121A JP 3124883 A JP3124883 A JP 3124883A JP 3124883 A JP3124883 A JP 3124883A JP S59158121 A JPS59158121 A JP S59158121A
- Authority
- JP
- Japan
- Prior art keywords
- key
- mode
- arithmetic circuit
- signal
- tuning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
- H03J1/0008—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor
- H03J1/0041—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers
- H03J1/005—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers in a loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はチューナに関し、特にＰＬＬ周波数シン廿サ
イす方式を用いたチューナに関するものである。
イす方式を用いたチューナに関するものである。
第１図は従来一般に用いられるＰＬＬ周波数シンセ噛ナ
イザチューナの一例を示す回路図であって、同図におい
で、１はアンテナから供給される筒周波信らを取込むア
ンチ１人力部、２は目的とする信号を取出すフロントエ
ンド部、３は中間周波増幅部、４は検波部、６は検波信
号を増幅して出力する低周波増幅部、６は局部発振部、
７はＰＬＬ周波数シンセサイザ部であって、人カポ−ｈ
にマトリクス構成による操作部８が接続されている。
イザチューナの一例を示す回路図であって、同図におい
で、１はアンテナから供給される筒周波信らを取込むア
ンチ１人力部、２は目的とする信号を取出すフロントエ
ンド部、３は中間周波増幅部、４は検波部、６は検波信
号を増幅して出力する低周波増幅部、６は局部発振部、
７はＰＬＬ周波数シンセサイザ部であって、人カポ−ｈ
にマトリクス構成による操作部８が接続されている。
そしてこの操作部８には、周波数のアップ・ダウン用の
キーと、チューニングのＡ−トとマニュアルのモード切
換えを行なうキーが少なくとも含まれている。
キーと、チューニングのＡ−トとマニュアルのモード切
換えを行なうキーが少なくとも含まれている。
このように構成された回路において、マニュアルモード
時に操作部８の図示しないアップまたはダウンキーを操
作すると、周波数が１ステツプアツプまたはダウンされ
てストップする。また、アップまたはダウンキーが押し
続【プられると、このような動作を繰り返し実行するこ
とになり、このような動作をフローチャートで表わりと
第２図（ａ）に示すようになる。
時に操作部８の図示しないアップまたはダウンキーを操
作すると、周波数が１ステツプアツプまたはダウンされ
てストップする。また、アップまたはダウンキーが押し
続【プられると、このような動作を繰り返し実行するこ
とになり、このような動作をフローチャートで表わりと
第２図（ａ）に示すようになる。
次に、オートモードにおいて、アップまたはダウンキー
を操作すると、自動的にアップまたはダウンの動作を行
ない、同調するとヂ、Ｉ−ニングメ−タのカーブ特性が
第３図に示ずように零レベルとなり、また、シグナルレ
ベルが第４図に示すように最大となることから、これら
両信号を検出してストップ信号を発することにより同調
点においてオートチューニング動作が停止される。そし
て、このストップ信号を発するストップ信号発生回路と
し−Ｃは、例えば第５図に示すようになる。つまり、Ｓ
カーブ信号はＶＡ、ＶＢを上下限値とするコンパレータ
９ 、 ［１において比較されることにより、上下限値
以下に位置する時のみ出力信号Ａが送出さ杓る。
を操作すると、自動的にアップまたはダウンの動作を行
ない、同調するとヂ、Ｉ−ニングメ−タのカーブ特性が
第３図に示ずように零レベルとなり、また、シグナルレ
ベルが第４図に示すように最大となることから、これら
両信号を検出してストップ信号を発することにより同調
点においてオートチューニング動作が停止される。そし
て、このストップ信号を発するストップ信号発生回路と
し−Ｃは、例えば第５図に示すようになる。つまり、Ｓ
カーブ信号はＶＡ、ＶＢを上下限値とするコンパレータ
９ 、 ［１において比較されることにより、上下限値
以下に位置する時のみ出力信号Ａが送出さ杓る。
一方、コンパレータ１０は基準値Ｖｃを越えると出ｆ、
Ｊ信号Ｂが発生される。このようにして発生された出力
信号Ａ、［３は、アンドゲート１１において一致が求め
られることにより、同調状態を示すストップ信号Ｃが出
力される。そして、このオートモード時にお（プる動作
をフローチャートを用いて表ねずと第２図（ｂ）に示す
ようになる。
Ｊ信号Ｂが発生される。このようにして発生された出力
信号Ａ、［３は、アンドゲート１１において一致が求め
られることにより、同調状態を示すストップ信号Ｃが出
力される。そして、このオートモード時にお（プる動作
をフローチャートを用いて表ねずと第２図（ｂ）に示す
ようになる。
しかしながら、］二記構成によるチューナにおいては、
マトリクス構成による操作部８にモード切換用のキーを
新たに設（づる必要が生じ、これに伴って構成が極めて
複雑で高価なものとなってしまう問題を有している。
マトリクス構成による操作部８にモード切換用のキーを
新たに設（づる必要が生じ、これに伴って構成が極めて
複雑で高価なものとなってしまう問題を有している。
この発明は、専用のモード切換スイッチを何ら設けるこ
とナクシて、モードの切換えが行なえるチューナを提供
することを目的とするものである。
とナクシて、モードの切換えが行なえるチューナを提供
することを目的とするものである。
以下、図面を用いてこの発明によるチューナを詳細に説
明する。
明する。
第６図はこの発明によるチューナに用いられるＰＬＬ周
波数シンセザイザ部の一実施例を示ザ回路図であって、
第１図と同一部分は同符号を付しである。同図において
、１２は操作部８を構成するマトリクスキーから供給さ
れる信号を取込むキーインプットデコーダ、１３はキー
インプットデコーダ１２の出力を表示部１４に表示さＵ
るためのディジタル信号とセグメント信号を発生するデ
ィスプレイ出力部、１５はストップ信号Ｃによりトリガ
されるフリップフロップ、１６はメモリ、１７はキーイ
ンプットデコーダ１２．フリツプフｌ〕ツブ１５オよび
メモリ１６の出力信号をそれぞれ取込んで演算すること
によりＰＬＬデータを出力する演算回路、１８はプリス
ケーラ、１９はプリスケーラ１８の出力および演算回路
１７の出力を入力とするプログラマブルディバイダ、２
０はクロックジェネレータであって、２１は外付けの水
晶振動子、２２はプログラマブルディバイダ１９の出力
４ｇｆ’ｉとクロックジェネレータ２０の出力信号の位
相比較を行なう位相比較回路、２３は位相比較回路２２
の出力に含まれる高周波成分を除去して、低周波分のみ
を局部発振部６に発振制御信号として供給するローパス
フィルタである。
波数シンセザイザ部の一実施例を示ザ回路図であって、
第１図と同一部分は同符号を付しである。同図において
、１２は操作部８を構成するマトリクスキーから供給さ
れる信号を取込むキーインプットデコーダ、１３はキー
インプットデコーダ１２の出力を表示部１４に表示さＵ
るためのディジタル信号とセグメント信号を発生するデ
ィスプレイ出力部、１５はストップ信号Ｃによりトリガ
されるフリップフロップ、１６はメモリ、１７はキーイ
ンプットデコーダ１２．フリツプフｌ〕ツブ１５オよび
メモリ１６の出力信号をそれぞれ取込んで演算すること
によりＰＬＬデータを出力する演算回路、１８はプリス
ケーラ、１９はプリスケーラ１８の出力および演算回路
１７の出力を入力とするプログラマブルディバイダ、２
０はクロックジェネレータであって、２１は外付けの水
晶振動子、２２はプログラマブルディバイダ１９の出力
４ｇｆ’ｉとクロックジェネレータ２０の出力信号の位
相比較を行なう位相比較回路、２３は位相比較回路２２
の出力に含まれる高周波成分を除去して、低周波分のみ
を局部発振部６に発振制御信号として供給するローパス
フィルタである。
イｆお、同図において点線で示す部分はマイクロコンビ
コータによって構成されている。
コータによって構成されている。
以下、上記回路の動作を第７図に示すフローチャー１−
を用いてシ１明する。まず、操作部８に段（）られてい
る図示しないアップまたはダウンキーが操作されると、
その出力信号はキーインプットデコーダ１２を介して取
込まれることにより、デコーダ出力部１３に供給されて
表示部１４に表示される。
を用いてシ１明する。まず、操作部８に段（）られてい
る図示しないアップまたはダウンキーが操作されると、
その出力信号はキーインプットデコーダ１２を介して取
込まれることにより、デコーダ出力部１３に供給されて
表示部１４に表示される。
また、このキーインプットデコーダ１２の出力信号は、
演算回路１７に供給されて各種演算が行なわれる。
演算回路１７に供給されて各種演算が行なわれる。
この場合、演算回路１７は第７図にステップＳ１で示す
ようにキーの操作時間を監視しており、ノーであった場
合にはステップＳ２に移行して、１ステツプのアップま
たはダウン制御を行なった後に、ストップとなることに
よりマニュアルモードとなる。また、ステップＳ１の判
断がイエスであった場合には、ステップＳ３に移行して
キーが押し続けられているか否かの判断を行なう。ここ
で、ステップＳ３の判断がイエスであった場合には、ス
テップＳ４において１ステツプのアップまたはダウン操
作を行なった後に、ステップＳ５においてストップ信号
Ｃの発生を行なわせずにステップＳ３に戻る動作を繰り
返す。次に、キーの操作が断たれてステップＳ３の判断
がノーになると、ステップＳ６に移行して１ステツプの
指定されたアップまたはダウンを実行した後にステップ
Ｓ７に移行する。ステップ＄７においては、ストップ信
号の有無を判断し、ストップ信号が無い場合にはステッ
プＳ６に戻る動作を繰゛り返す。また、ステツブＳ１に
おいでストップ信号Ｃを確認し、た場合には、同調が取
れたものとしてストップすることによりオートモードと
なる。演算回路１７がこのような動作を実行することに
より、この演算回路１７の出力によって作動するプログ
ラマブルディバイダ１９が制御されて、かかるモードに
よる同調が行なわれることになる。
ようにキーの操作時間を監視しており、ノーであった場
合にはステップＳ２に移行して、１ステツプのアップま
たはダウン制御を行なった後に、ストップとなることに
よりマニュアルモードとなる。また、ステップＳ１の判
断がイエスであった場合には、ステップＳ３に移行して
キーが押し続けられているか否かの判断を行なう。ここ
で、ステップＳ３の判断がイエスであった場合には、ス
テップＳ４において１ステツプのアップまたはダウン操
作を行なった後に、ステップＳ５においてストップ信号
Ｃの発生を行なわせずにステップＳ３に戻る動作を繰り
返す。次に、キーの操作が断たれてステップＳ３の判断
がノーになると、ステップＳ６に移行して１ステツプの
指定されたアップまたはダウンを実行した後にステップ
Ｓ７に移行する。ステップ＄７においては、ストップ信
号の有無を判断し、ストップ信号が無い場合にはステッ
プＳ６に戻る動作を繰゛り返す。また、ステツブＳ１に
おいでストップ信号Ｃを確認し、た場合には、同調が取
れたものとしてストップすることによりオートモードと
なる。演算回路１７がこのような動作を実行することに
より、この演算回路１７の出力によって作動するプログ
ラマブルディバイダ１９が制御されて、かかるモードに
よる同調が行なわれることになる。
以上説明したように、この発明によるチューナによれば
、アップまたはダウンキーの操作時間が予め定められた
１時間を越えるか否かによってオートとマニュアルのモ
ード切換えを行なうように構成したものであるために、
キーを１個省略することができ、コストダウンが図れる
と共に、このキーを他の機能用に使用することができる
等の種々の優れた効果を有する。
、アップまたはダウンキーの操作時間が予め定められた
１時間を越えるか否かによってオートとマニュアルのモ
ード切換えを行なうように構成したものであるために、
キーを１個省略することができ、コストダウンが図れる
と共に、このキーを他の機能用に使用することができる
等の種々の優れた効果を有する。
第１図は従来のチコーナの一例を示す回路図、第２図（
ａ） 、 （１））は第１図に示す回路の動作を示すフ
ローチャ−１〜、第３図はＳカーブ信号のレベルを示１
特性図、第４図はシグナルレベルを示す特性図、第５図
はストップ信号を発芽する回路図、第６図はこの発明に
使用するＰＬＬ周波数シンレサイザの一実施例を示す回
路図、第７図は第６図に示す回路の動作を示すフローチ
ャー１〜である。 ６・・・局部発振部、８・・・操作部、１２・・・キー
インプットデコーダ、１３・・・ディスプレイ出力部、
１４・・・表示部、１５・・・フリツブフ［１ツブ、１
６・・・メモリ、１７・・・演算回路、１８・・・プリ
スケーラ、１９・・・プログラマブルデイバイダ、２０
・・・クロックジェネレータ、２２・・・位相比較回路
、２３・・・１」−パスフィルタ。 同 弁理士 村 井 進
ａ） 、 （１））は第１図に示す回路の動作を示すフ
ローチャ−１〜、第３図はＳカーブ信号のレベルを示１
特性図、第４図はシグナルレベルを示す特性図、第５図
はストップ信号を発芽する回路図、第６図はこの発明に
使用するＰＬＬ周波数シンレサイザの一実施例を示す回
路図、第７図は第６図に示す回路の動作を示すフローチ
ャー１〜である。 ６・・・局部発振部、８・・・操作部、１２・・・キー
インプットデコーダ、１３・・・ディスプレイ出力部、
１４・・・表示部、１５・・・フリツブフ［１ツブ、１
６・・・メモリ、１７・・・演算回路、１８・・・プリ
スケーラ、１９・・・プログラマブルデイバイダ、２０
・・・クロックジェネレータ、２２・・・位相比較回路
、２３・・・１」−パスフィルタ。 同 弁理士 村 井 進
Claims (1)
- 周波数を自動的に変化して同調が得られるとストップす
るオート機能と、手動で変化させて同調を取るマニュア
ル機能とを有ＪるＰ Ｌ、 ｌ−周波数シンセサイザ方
式によるチューナにおいて、周波数のアップまたはダウ
ンを指示するキーが、予め定められている時間以上にわ
たって押し続けれられたことを検出してマニュアルチュ
ーニングモードからオートチューニングモードに自動的
に切換える制御系を備えたことを特徴とするチューナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124883A JPS59158121A (ja) | 1983-02-25 | 1983-02-25 | チユ−ナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124883A JPS59158121A (ja) | 1983-02-25 | 1983-02-25 | チユ−ナ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158121A true JPS59158121A (ja) | 1984-09-07 |
Family
ID=12326065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124883A Pending JPS59158121A (ja) | 1983-02-25 | 1983-02-25 | チユ−ナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158121A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198257U (ja) * | 1987-06-09 | 1988-12-20 | ||
| JPH0461515A (ja) * | 1990-06-29 | 1992-02-27 | Fujitsu Ten Ltd | 掃引受信機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432008A (en) * | 1977-08-16 | 1979-03-09 | Pioneer Electronic Corp | Tuning circuit |
-
1983
- 1983-02-25 JP JP3124883A patent/JPS59158121A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432008A (en) * | 1977-08-16 | 1979-03-09 | Pioneer Electronic Corp | Tuning circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198257U (ja) * | 1987-06-09 | 1988-12-20 | ||
| JPH0461515A (ja) * | 1990-06-29 | 1992-02-27 | Fujitsu Ten Ltd | 掃引受信機 |
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