JPS59151250A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59151250A JPS59151250A JP58025334A JP2533483A JPS59151250A JP S59151250 A JPS59151250 A JP S59151250A JP 58025334 A JP58025334 A JP 58025334A JP 2533483 A JP2533483 A JP 2533483A JP S59151250 A JPS59151250 A JP S59151250A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- break
- signal
- debugging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明はコンビｌ−タ・システムのデバッグ装置に関
し、プログラムの実行動作をある条件で中断させるブレ
ーク制御方式に関する。
し、プログラムの実行動作をある条件で中断させるブレ
ーク制御方式に関する。
（発明の背…）
周知のように、テ′バッグ装置におけるブレーク制御は
デバッグに欠がｔｉない機能である。これは、実機プロ
グラムの特定のアドレスの命令を実行した点で、実機の
動作を停止さぼるとか、実機プログラノ、の特定のアド
レスにあるデータを参照した時点て、実機の動作を停止
させる、といった場合に用いられる機能である。
デバッグに欠がｔｉない機能である。これは、実機プロ
グラムの特定のアドレスの命令を実行した点で、実機の
動作を停止さぼるとか、実機プログラノ、の特定のアド
レスにあるデータを参照した時点て、実機の動作を停止
させる、といった場合に用いられる機能である。
従来のデバッグ装置におけるブレーク制御は、ブレ〜ク
ボイン１−の条件としてアドレスのみを設定するように
なっており、実ＩＩ ＣＰ Ｕのアドレス信号が設定し
たアドレスと一致したとぎに、実機ＣＰＵをブレークす
る（プロクラム実行を中断させる）ように働く。
ボイン１−の条件としてアドレスのみを設定するように
なっており、実ＩＩ ＣＰ Ｕのアドレス信号が設定し
たアドレスと一致したとぎに、実機ＣＰＵをブレークす
る（プロクラム実行を中断させる）ように働く。
そのために、特定アドレスのデータが特定データ値に出
換えられた点でブレークをかＩＪたくでも、その特定ア
ドレスがアクセスされる全ての点でブレークしてしまい
、各ブレークポイントが本当に必要なポイントかどうか
を、オペレータか逐−調べながらデバッグを行なわなけ
ればならなかった。
換えられた点でブレークをかＩＪたくでも、その特定ア
ドレスがアクセスされる全ての点でブレークしてしまい
、各ブレークポイントが本当に必要なポイントかどうか
を、オペレータか逐−調べながらデバッグを行なわなけ
ればならなかった。
つまり、従来は、ブレークポイントについて細かい条件
を設定し−Ｃ１本当に必要な点でのみブレークをかけ、
デバッグを効率良く進めることかできなかった３゜ （発明の目的） この発明の目的は、特定アドレスのデータが特定のデー
タ圃に書換え１うれた点でブレークすることができるに
うにしたデバッグ装置を提供することにある。
を設定し−Ｃ１本当に必要な点でのみブレークをかけ、
デバッグを効率良く進めることかできなかった３゜ （発明の目的） この発明の目的は、特定アドレスのデータが特定のデー
タ圃に書換え１うれた点でブレークすることができるに
うにしたデバッグ装置を提供することにある。
（発明の椙成と効果）
」−記の目的を達成するために、この発明は、■意のア
ドレスおよびデータを設定登録することができるアドレ
ス設定手段およびデータ設定手段と、これら設定手段に
設定されたアドレスおよびデータと実ｌＣＰＵのアドレ
ス信号およびデータバス信号とをそれぞれ比較して、両
者の一致を検出するアドレス比較手段およびデータ比較
手段と、実ＩＩ ＣＰ （Ｊのコントロール信号から実
機ＣＰＵがライ１へモードになったことを検出するライ
トモード検出手段と、この検出手段の検出出力および上
記アドレス比較手段およびデータ比較手段の両一致出力
か揃った時点で実１ｃｐｕのプログラム実行を中断させ
るブレーク制御手段とを備えたことを特徴とする。
ドレスおよびデータを設定登録することができるアドレ
ス設定手段およびデータ設定手段と、これら設定手段に
設定されたアドレスおよびデータと実ｌＣＰＵのアドレ
ス信号およびデータバス信号とをそれぞれ比較して、両
者の一致を検出するアドレス比較手段およびデータ比較
手段と、実ＩＩ ＣＰ （Ｊのコントロール信号から実
機ＣＰＵがライ１へモードになったことを検出するライ
トモード検出手段と、この検出手段の検出出力および上
記アドレス比較手段およびデータ比較手段の両一致出力
か揃った時点で実１ｃｐｕのプログラム実行を中断させ
るブレーク制御手段とを備えたことを特徴とする。
このデバッグ装置ＦＲによれば、特定ア１〜レスのｉ゛
−夕か特定データ値にｍ換えられる、という細かい条件
のブレークポイントが設定できるので、必要なデバッグ
を効率良く行なうことができる。
−夕か特定データ値にｍ換えられる、という細かい条件
のブレークポイントが設定できるので、必要なデバッグ
を効率良く行なうことができる。
（実施例の説明）
第１図はこの発明の一実施例を示す。この図はデバッグ
’ｉＪ象である実ＩｆｉＡとこの発明によるＢを結合し
た状態で示している。ただし、実機ＣＰ Ｕｌのリード
端子あるいはシステムバス（アドレスバスΔＢ１．デー
タバスＤＢ１．コントロールバスＣＦ３１）からアドレ
ス信号、データバス信号弓。
’ｉＪ象である実ＩｆｉＡとこの発明によるＢを結合し
た状態で示している。ただし、実機ＣＰ Ｕｌのリード
端子あるいはシステムバス（アドレスバスΔＢ１．デー
タバスＤＢ１．コントロールバスＣＦ３１）からアドレ
ス信号、データバス信号弓。
コン１〜［］−ル１３号を取り出し、プログラムデバッ
グを行なうデバッグ装置どしての基本構成については、
これが良く知られていることハエろ、図示していイｊい
。図ではこの発明の１バツグ装置の特徴どづる部分のみ
を抽出して示している。
グを行なうデバッグ装置どしての基本構成については、
これが良く知られていることハエろ、図示していイｊい
。図ではこの発明の１バツグ装置の特徴どづる部分のみ
を抽出して示している。
実ｙｂ ｃ ｐ ’＋Ｊ１のアドレス信号はデバッグ装
［背Ｂに導入され、比較回路４にてレジスタ６の内容と
比較される。実ＩＩ ＣＰ Ｕ １のアドレス信号かレ
ジスタ６の内容と一致すると、比較回路４から一致出力
が−１じ、これかＡＮＤゲート８に入力される。
［背Ｂに導入され、比較回路４にてレジスタ６の内容と
比較される。実ＩＩ ＣＰ Ｕ １のアドレス信号かレ
ジスタ６の内容と一致すると、比較回路４から一致出力
が−１じ、これかＡＮＤゲート８に入力される。
実機Ｃ）〕１．．Ｉ １のデータバス信号はデバッグ装
置１３に導入され、比較回路５にてレジスタ７の内容と
比較される。実［ＣＰＵ１のデータバス信号がレジスタ
７の内容と一致Ｊると、比較回路５から一致出力が牛し
、これがＡＮＤケー（−８に人力される４、 ２つの比較回路４と５の一致出力が１σ１うと、ＡＮｌ
つゲート８の出力が゛１゛′となり、これがΔＮ１〕ゲ
ー１〜１０に入力される。
置１３に導入され、比較回路５にてレジスタ７の内容と
比較される。実［ＣＰＵ１のデータバス信号がレジスタ
７の内容と一致Ｊると、比較回路５から一致出力が牛し
、これがＡＮＤケー（−８に人力される４、 ２つの比較回路４と５の一致出力が１σ１うと、ＡＮｌ
つゲート８の出力が゛１゛′となり、これがΔＮ１〕ゲ
ー１〜１０に入力される。
実機ｃ Ｐ Ｕ １のコントロール信号はデバッグ装置
１３に導入され、実ｌ ＣＰ ＬＪ １に与えるブレー
ク信号（ホルト信号）を実１１１ｃ ｐ ｕ ”＋に同
期させるためのブレークポイン１〜検出回路９に人力さ
れる。
１３に導入され、実ｌ ＣＰ ＬＪ １に与えるブレー
ク信号（ホルト信号）を実１１１ｃ ｐ ｕ ”＋に同
期させるためのブレークポイン１〜検出回路９に人力さ
れる。
また、実機Ｃ）） Ｕ １のコントロールバス信号のう
ち、メモリに対するデータ占込を行なうときに” １
”となろライ（〜モード信号ＭＷが上述したＡＮＤケー
１へ１０に入力される。
ち、メモリに対するデータ占込を行なうときに” １
”となろライ（〜モード信号ＭＷが上述したＡＮＤケー
１へ１０に入力される。
つまり、２つの比較回路４と５の一致出力がともに゛１
パとなり、かつ実Ｉ ＣＰ １．Ｊ １のライトモート
（４舅Ｍ Ｗ カ” １ ” ニ％ ルト、△Ｎｒ）ケ
ート１０の出力が′１″となる。これかデバッグ装置Ｂ
のＣＩ） ＩＪ ２に入力されるとともに、ブレークポ
イン１へ検出回路９に入力される。このブレークポイン
１〜検出回路９では、ＡＮＤグーｉ〜１０の出力か１″
′にくくったのに応答し、実１１′ｌ１ＣＰＵ１のコン
トロールバス信号に基づく所定のタイミングで、実４３
ＣＰ Ｕ １に対してブレーク信号ＢＫを与える。
パとなり、かつ実Ｉ ＣＰ １．Ｊ １のライトモート
（４舅Ｍ Ｗ カ” １ ” ニ％ ルト、△Ｎｒ）ケ
ート１０の出力が′１″となる。これかデバッグ装置Ｂ
のＣＩ） ＩＪ ２に入力されるとともに、ブレークポ
イン１へ検出回路９に入力される。このブレークポイン
１〜検出回路９では、ＡＮＤグーｉ〜１０の出力か１″
′にくくったのに応答し、実１１′ｌ１ＣＰＵ１のコン
トロールバス信号に基づく所定のタイミングで、実４３
ＣＰ Ｕ １に対してブレーク信号ＢＫを与える。
−上述しノこレジスタ６およびレジスタ７には、ＣＰＵ
２の制御のもとて□デコーダ３を介して任意のデータを
７９込むことができる。つまり、図示していないが、デ
バッグ装置Ｂのキーボードを操作し。
２の制御のもとて□デコーダ３を介して任意のデータを
７９込むことができる。つまり、図示していないが、デ
バッグ装置Ｂのキーボードを操作し。
レジスタ６に設定登録したい任意のアドレスを入力し、
その旨のコマンドを与えると、ＣＰｔＪ２にＪこりレジ
スタ６にそのアドレスが書込まれる。同様に、レジスタ
７にも任意のデータを書込むことかできる。
その旨のコマンドを与えると、ＣＰｔＪ２にＪこりレジ
スタ６にそのアドレスが書込まれる。同様に、レジスタ
７にも任意のデータを書込むことかできる。
第２図はデバッグ操作ＢのＣＰＵ２による処理内容の概
葭を示すフローチト−１〜である。このフローヂャ−１
〜に従って順番に説明覆ると、まずデバッグ操作を行な
うオペレータは、上述したように、キーボードを操作し
てレジスタ（３と７にイれぞれブレ−クポイントとなる
アドレスとデータを占込む（ステップ１０１）。この出
込み操作を終Ｙしたならば、実機ＣＰＵ１を起動してプ
ログラムを実行させる（ステップ１０２）。実機ＣＰＵ
１の動作中は、比較回路４ど５ｄ：３よび△ＮＯゲー１
−８ど１０によってブレークポイン１へか否かが調べら
れる（ステップ１０３．１０’ｌ）。
葭を示すフローチト−１〜である。このフローヂャ−１
〜に従って順番に説明覆ると、まずデバッグ操作を行な
うオペレータは、上述したように、キーボードを操作し
てレジスタ（３と７にイれぞれブレ−クポイントとなる
アドレスとデータを占込む（ステップ１０１）。この出
込み操作を終Ｙしたならば、実機ＣＰＵ１を起動してプ
ログラムを実行させる（ステップ１０２）。実機ＣＰＵ
１の動作中は、比較回路４ど５ｄ：３よび△ＮＯゲー１
−８ど１０によってブレークポイン１へか否かが調べら
れる（ステップ１０３．１０’ｌ）。
イして、実＠ＣＰ Ｕ １が、特定アドレス（レジスタ
６の設定内容）のデータを特定データ値（レジスタ７の
内容）に占換える処理を実行したとぎ、八Ｎｌ′）ゲー
１−１０の出力がｉ＋ １１１となり、ブレークポイン
ト検出回路９を今して実機ＣＰＵ１にブレークｆｉ 弓
Ｂ Ｋが与えられる（ステップ１０５）。
６の設定内容）のデータを特定データ値（レジスタ７の
内容）に占換える処理を実行したとぎ、八Ｎｌ′）ゲー
１−１０の出力がｉ＋ １１１となり、ブレークポイン
ト検出回路９を今して実機ＣＰＵ１にブレークｆｉ 弓
Ｂ Ｋが与えられる（ステップ１０５）。
また同時に、ΔＮ ＋、）ゲート１０の“１″出力はデ
バッグ装置１３のＣＰＵ２にも入力され、この信号を受
（Ｊて図示しない表示器にブレークがかかっｌこことが
表示され、これを児てΔペレータはＣＰ Ｕ’２を介し
て必要なデバッグ操作を行なう（ステップ１０６）。
バッグ装置１３のＣＰＵ２にも入力され、この信号を受
（Ｊて図示しない表示器にブレークがかかっｌこことが
表示され、これを児てΔペレータはＣＰ Ｕ’２を介し
て必要なデバッグ操作を行なう（ステップ１０６）。
第１図はこの発明の実施例を示すブロック図、第２図は
この発明のデバッグ装置の処理内容を示すフローチャー
トである。 １・・・・・・・・・・・実態ＣＰＵ ４．５・・・・・・比較回路 ６．７・・・・・・レジスタ ８．１０・・・ＡＮＤゲーｉ〜 ９・・・・・・・・・・・・ブレークポイント検出回路
ＭＷ・・・・・・・・・ライ１ヘモ−１シイｄ号Ｂ Ｋ
・・・・・・・・・ブレーク信号特許出願人 立石１電機株式会社
この発明のデバッグ装置の処理内容を示すフローチャー
トである。 １・・・・・・・・・・・実態ＣＰＵ ４．５・・・・・・比較回路 ６．７・・・・・・レジスタ ８．１０・・・ＡＮＤゲーｉ〜 ９・・・・・・・・・・・・ブレークポイント検出回路
ＭＷ・・・・・・・・・ライ１ヘモ−１シイｄ号Ｂ Ｋ
・・・・・・・・・ブレーク信号特許出願人 立石１電機株式会社
Claims (1)
- （１）実機ＣＰ ｔＪのリード端子あるいはシステムバ
スｈ日らアドレス信号、データバス信号、コン１へ［１
−小信号を取り出してプｌ］グラノ、のデバッグを行な
う装置において、任意のアドレスおよびデータを設定登
録覆ることができるアドレス設定手段およびデータ設定
手段と、これら設定手段に設定されたアドレスおよびデ
ータと実１ｃｐｕのアドレス信号およびデータバス信号
とをそれぞれ比較して、両者の一致を検出するアドレス
比較手段およびデータ比較手段と、実機ｃ ｐ ｕのコ
ントロール信号から実機ＣＰＵがライｌ−モードになっ
たことを検出するライトモード検出手段と、この検出手
段の検出出力および上記アドレス比較手段およびデータ
比較手段の両一致出力が揃った時点℃′実Ｉｆｉ Ｃｌ
〕Ｕのプログラム実行を中断させるブレーク制御手段と
を備えたことを特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025334A JPS59151250A (ja) | 1983-02-17 | 1983-02-17 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025334A JPS59151250A (ja) | 1983-02-17 | 1983-02-17 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151250A true JPS59151250A (ja) | 1984-08-29 |
Family
ID=12163021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025334A Pending JPS59151250A (ja) | 1983-02-17 | 1983-02-17 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6186846A (ja) * | 1984-10-05 | 1986-05-02 | Mitsubishi Electric Corp | プログラムデバツグ装置 |
| JPS6290734A (ja) * | 1985-10-17 | 1987-04-25 | Sanyo Electric Co Ltd | デバツグ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477548A (en) * | 1977-12-02 | 1979-06-21 | Toshiba Corp | Computer control unit |
-
1983
- 1983-02-17 JP JP58025334A patent/JPS59151250A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477548A (en) * | 1977-12-02 | 1979-06-21 | Toshiba Corp | Computer control unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6186846A (ja) * | 1984-10-05 | 1986-05-02 | Mitsubishi Electric Corp | プログラムデバツグ装置 |
| JPS6290734A (ja) * | 1985-10-17 | 1987-04-25 | Sanyo Electric Co Ltd | デバツグ装置 |
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