JPS59150425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59150425A JPS59150425A JP1639183A JP1639183A JPS59150425A JP S59150425 A JPS59150425 A JP S59150425A JP 1639183 A JP1639183 A JP 1639183A JP 1639183 A JP1639183 A JP 1639183A JP S59150425 A JPS59150425 A JP S59150425A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関限詳しくは半導体基体の反応性
イオンエツチング法等によるエツチング工程を改良した
半導体装置の製造方法に係る。
イオンエツチング法等によるエツチング工程を改良した
半導体装置の製造方法に係る。
最近、半導体基体例えばシリコン基板を反応性イオンミ
リング法又はイオンミリング法により選択的にエツチン
グして第１図に示す如くシリコン基板１に深いｌｔｎ部
２・・・を形成し、この溝部２・・・を利用して素子分
離、キヤ・ぞンダ、或いは埋込み配線を形成すや技術が
検討或いはＴ相比されている。こうした溝部の形成にお
いては、従来、溝部を理想的な形状、つまり底部付近で
も開口付近と同寸法の形状とするために、エツチング条
件をアノード、カソード間に加わる電圧（陽極降下電圧
、或いは陰極降下電圧）がＩＫＶ前後、或いはそれ以」
−に設定している。
リング法又はイオンミリング法により選択的にエツチン
グして第１図に示す如くシリコン基板１に深いｌｔｎ部
２・・・を形成し、この溝部２・・・を利用して素子分
離、キヤ・ぞンダ、或いは埋込み配線を形成すや技術が
検討或いはＴ相比されている。こうした溝部の形成にお
いては、従来、溝部を理想的な形状、つまり底部付近で
も開口付近と同寸法の形状とするために、エツチング条
件をアノード、カソード間に加わる電圧（陽極降下電圧
、或いは陰極降下電圧）がＩＫＶ前後、或いはそれ以」
−に設定している。
しかしながら、アノード、カソード間の電圧（陽極降下
電圧又は陰極降下電圧）をＩＫＶ前後或いはそれり、上
の篩電圧にすると、イオンのもつエネルギーが大きくな
り、シリコン基板を形状的には理想的にエツチングでき
るが、イオンがシリコン基板にｌｉ突する際にシリコン
系板に及ぼすダメージが大きくなる。その結果、エツチ
ング後の熱酸化工程において、シリコン基板内に欠陥が
発生するため、そこに形成された素子の電気的特性を著
しく低下させる欠点があった。
電圧又は陰極降下電圧）をＩＫＶ前後或いはそれり、上
の篩電圧にすると、イオンのもつエネルギーが大きくな
り、シリコン基板を形状的には理想的にエツチングでき
るが、イオンがシリコン基板にｌｉ突する際にシリコン
系板に及ぼすダメージが大きくなる。その結果、エツチ
ング後の熱酸化工程において、シリコン基板内に欠陥が
発生するため、そこに形成された素子の電気的特性を著
しく低下させる欠点があった。
本発明は半導体基体に溝部等のエツチング部を従来技術
とほぼ同程度の形状で形成できると共に半導体へのダメ
ージを低下できる半導体装置の製造方法を提供しようと
するものである。
とほぼ同程度の形状で形成できると共に半導体へのダメ
ージを低下できる半導体装置の製造方法を提供しようと
するものである。
本発明者は反応性イオンエツチング法又はイオンミリン
グ法により半導体基体、例えばシリコン基板を選択的に
エツチングして深い溝ｆ（１；を形成するに際し、前記
エツチング条件を陽極降下電圧或いは陰極降下電圧が７
００ Ｖ以下となるように設定したところ、エツチング
能力（特にエツチング速度）は低下するが、７１６部の
形状はそれほど悪化することなくシリコン基板へのダメ
ージ発生を低下でき、ひいてはエツチング後の熱酸化−
Ｌ程等においてシリコン基板内への欠陥発生を抑制でき
電気的特性の改併された素子を有する半導体装置の製造
方法を見い出した。
グ法により半導体基体、例えばシリコン基板を選択的に
エツチングして深い溝ｆ（１；を形成するに際し、前記
エツチング条件を陽極降下電圧或いは陰極降下電圧が７
００ Ｖ以下となるように設定したところ、エツチング
能力（特にエツチング速度）は低下するが、７１６部の
形状はそれほど悪化することなくシリコン基板へのダメ
ージ発生を低下でき、ひいてはエツチング後の熱酸化−
Ｌ程等においてシリコン基板内への欠陥発生を抑制でき
電気的特性の改併された素子を有する半導体装置の製造
方法を見い出した。
次に、本発明の詳細な説明する。
まず、シリコン基板上に写真蝕刻法により溝部予定部が
開口されたレビスト・やターンを形成した。つづいＣ１
このシリコン基板を反りに什イオンエツチング装置にセ
ットし、エツチングガスにし７て塩素２０ ＳＣＣＭ
と水素６ＳＣＣＭ を用い、・Ｐツー５０ Ｑ Ｗ
、圧力１．０ ｍ！Ｔｏｒｒで陰極結合方式の高周波’
？＋５力を採用した条件（両極−陰極間電圧； ５２
（ｌ Ｖ ）にて反応性イオンエツチングした。
開口されたレビスト・やターンを形成した。つづいＣ１
このシリコン基板を反りに什イオンエツチング装置にセ
ットし、エツチングガスにし７て塩素２０ ＳＣＣＭ
と水素６ＳＣＣＭ を用い、・Ｐツー５０ Ｑ Ｗ
、圧力１．０ ｍ！Ｔｏｒｒで陰極結合方式の高周波’
？＋５力を採用した条件（両極−陰極間電圧； ５２
（ｌ Ｖ ）にて反応性イオンエツチングした。
しかして、反応性イプーンエッチング後にレジスト・や
ターンを除去したところ、紀２図に示Ｔ如くシリコン基
板１ノに艮好な形状ｆｆ：自する溝ｆｆｉ １２が形Ｄ
（ミされていた。しかも：この後、］ （＋ ００ ”
Ｃ，の酸化性雰１１３１気中にて熱酸化を行なったとこ
ろ、溝部周辺の基板への欠陥（Ｏ８Ｆ）（・ま全く３忍
められなかった。
ターンを除去したところ、紀２図に示Ｔ如くシリコン基
板１ノに艮好な形状ｆｆ：自する溝ｆｆｉ １２が形Ｄ
（ミされていた。しかも：この後、］ （＋ ００ ”
Ｃ，の酸化性雰１１３１気中にて熱酸化を行なったとこ
ろ、溝部周辺の基板への欠陥（Ｏ８Ｆ）（・ま全く３忍
められなかった。
また、陽極−陰極間電圧を３８０ｖ、５（）ＯＶ、６’
００ Ｖ、７００■、８００ Ｖ、ｌ Ｏ（１０Ｖ及
び１’２００Ｖでシリコンノル板を反応性イオンエツチ
ングして溝部を形成した後、１０００℃、の酸化性雰囲
気中にて熱酸化処理を施し、溝周辺のシリコン基板への
欠陥（ＯＳ Ｆ ）発生を調べたところ、第３図に示す
特性図を得た。この第３図から明らかなように陽極−陰
極間電圧（陽極降下電圧又は陰極降下電圧）を７（１０
’Ｖ以下にすると、欠陥発生は＋４とんど起きないが、
その電圧が７００ Ｖを越えると、欠陥の発生が顕著に
現われることがわかる。
００ Ｖ、７００■、８００ Ｖ、ｌ Ｏ（１０Ｖ及
び１’２００Ｖでシリコンノル板を反応性イオンエツチ
ングして溝部を形成した後、１０００℃、の酸化性雰囲
気中にて熱酸化処理を施し、溝周辺のシリコン基板への
欠陥（ＯＳ Ｆ ）発生を調べたところ、第３図に示す
特性図を得た。この第３図から明らかなように陽極−陰
極間電圧（陽極降下電圧又は陰極降下電圧）を７（１０
’Ｖ以下にすると、欠陥発生は＋４とんど起きないが、
その電圧が７００ Ｖを越えると、欠陥の発生が顕著に
現われることがわかる。
したがって、本発明によればシリコン基板に従来技術と
ほぼ同形状の良好な溝部を形成できると共にその後の熱
酸化工程等でのシリコン基板への欠陥発生を零にできる
。このため、従来技術の如く半導体基板のエツチング後
に行なわれていた欠陥層（ダメージ層、）の除去工程が
不要となり、電気的特性の改鮮された索子の形成も可能
となる。
ほぼ同形状の良好な溝部を形成できると共にその後の熱
酸化工程等でのシリコン基板への欠陥発生を零にできる
。このため、従来技術の如く半導体基板のエツチング後
に行なわれていた欠陥層（ダメージ層、）の除去工程が
不要となり、電気的特性の改鮮された索子の形成も可能
となる。
なお、上記実施例では半導体造体としてシリコン基−板
を用いたが、これに限定されず、例えば半導体基板とこ
の上に成長された半導体層どからなる構造のもの、或い
は絶縁基板（例えばサファイア基板）上に成長された半
導体層でもよい。
を用いたが、これに限定されず、例えば半導体基板とこ
の上に成長された半導体層どからなる構造のもの、或い
は絶縁基板（例えばサファイア基板）上に成長された半
導体層でもよい。
一上記実施例では反応性イオンエツチングによリシリコ
ン基板にＷｉ部を形成する場合について説明したが、他
のエツチング工程にも同様に適用できる。
ン基板にＷｉ部を形成する場合について説明したが、他
のエツチング工程にも同様に適用できる。
以上詳述した如く、本発明□によれは従来技術とほぼ同
程度の形状の溝部等のエッチジグ部を半導体系体１し形
成できるとともに、エツチングに起因する欠陥発生を低
下させて電気的特性の良好な素子を形成できる半導体装
置の製造方法を提供できる。
程度の形状の溝部等のエッチジグ部を半導体系体１し形
成できるとともに、エツチングに起因する欠陥発生を低
下させて電気的特性の良好な素子を形成できる半導体装
置の製造方法を提供できる。
第１図は従来の反応性イオンエツチングによりシリコン
基板に溝部を形成した状態を示す斜視図、第２図は本発
明の実施例における反応性イオンエツチングによりシリ
コン基板に溝部を形成した状態を示す斜視図、第３図は
反応性イオンエツチング条件である陽極−陰極間室圧（
陽極蔭下電圧又は陰極時ド電圧）とシリコン基板への欠
陥の発生割合との関係を示す特性図Ｃある。 １１・・・シリコン基板、１２ ゛＝溝部。 出願人代理人 弁理士 鈴 江 武 彦＠１図 第３図
基板に溝部を形成した状態を示す斜視図、第２図は本発
明の実施例における反応性イオンエツチングによりシリ
コン基板に溝部を形成した状態を示す斜視図、第３図は
反応性イオンエツチング条件である陽極−陰極間室圧（
陽極蔭下電圧又は陰極時ド電圧）とシリコン基板への欠
陥の発生割合との関係を示す特性図Ｃある。 １１・・・シリコン基板、１２ ゛＝溝部。 出願人代理人 弁理士 鈴 江 武 彦＠１図 第３図
Claims (5)
- （１）半導体基体を反応性イオンエツチング法又はイオ
ンミリング法によりエツチングする工１′ｉを含む半導
体装置のＴＪＡ造において、前記エツチングを陽極降下
電圧或いは陰極降下電圧を７００ｖ以下となる条件で行
なうことを特徴とする半導体装置の製造方υモ。 - （２）半導体基体が半導体基板からなることを特徴とす
る請求 装置の製造方法。 - （３）半導体ｈ（体は半導体基板とこの上に成長された
半導体層からなるものであることを特徴とする特πＦ請
求の範囲第１項記載の半導体装置の製造方法。 - （４）半導体基体が絶縁へ板上に成長された半導体層で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （５）半導体基体を反応性イオンエツチング法又はイオ
ンミリング法でエツチングする工程が、該半導体基体に
深い溝部を形成するための工程であることを特徴とする
特許請求の範囲第１項乃至第４項いずれか記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1639183A JPS59150425A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1639183A JPS59150425A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150425A true JPS59150425A (ja) | 1984-08-28 |
Family
ID=11914946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1639183A Pending JPS59150425A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446931A (en) * | 1987-08-17 | 1989-02-21 | Fujitsu Ltd | Etching of silicon trench |
| JPH0665215B2 (ja) * | 1983-12-22 | 1994-08-22 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | デバイスの製造における無転移スロット分離のための方法 |
| JPH0770511B2 (ja) * | 1983-12-22 | 1995-07-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 二酸化珪素への改良された選択性を有する単結晶シリコンのためのプラズマエッチングプロセス |
-
1983
- 1983-02-03 JP JP1639183A patent/JPS59150425A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0665215B2 (ja) * | 1983-12-22 | 1994-08-22 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | デバイスの製造における無転移スロット分離のための方法 |
| JPH0770511B2 (ja) * | 1983-12-22 | 1995-07-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 二酸化珪素への改良された選択性を有する単結晶シリコンのためのプラズマエッチングプロセス |
| JPS6446931A (en) * | 1987-08-17 | 1989-02-21 | Fujitsu Ltd | Etching of silicon trench |
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