JPS5914945B2 - デイジタル化画像合成方式 - Google Patents
デイジタル化画像合成方式Info
- Publication number
- JPS5914945B2 JPS5914945B2 JP48040416A JP4041673A JPS5914945B2 JP S5914945 B2 JPS5914945 B2 JP S5914945B2 JP 48040416 A JP48040416 A JP 48040416A JP 4041673 A JP4041673 A JP 4041673A JP S5914945 B2 JPS5914945 B2 JP S5914945B2
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- Japan
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Description
【発明の詳細な説明】
本発明はディジタル同期装置またはディジタル方式変換
装置のディジタル出力を用いて画像合成を行う方式に関
し、その目的とするところは、スイッチ雑音、Ｓ／Ｎ劣
化等の少い高品質の合成画像を得るにある。
装置のディジタル出力を用いて画像合成を行う方式に関
し、その目的とするところは、スイッチ雑音、Ｓ／Ｎ劣
化等の少い高品質の合成画像を得るにある。
周波数の互に異つた同期信号を持つた幾つかのテレビジ
ョン信号をある特定の１つの同期信号の方式に変換また
は同期させるためにディジタル方式変換装置またはディ
ジタル同期装置が用いられるが、これらの装置を複数個
用い国際間または国 、内の多元テレビジョン放送を行
う際、１つのテレビジョンの画面に複数個の場面を同時
に映し出す画像合成が必要となることがある。
ョン信号をある特定の１つの同期信号の方式に変換また
は同期させるためにディジタル方式変換装置またはディ
ジタル同期装置が用いられるが、これらの装置を複数個
用い国際間または国 、内の多元テレビジョン放送を行
う際、１つのテレビジョンの画面に複数個の場面を同時
に映し出す画像合成が必要となることがある。
従来この種の方式には、ヮィプミキシング等があつて、
アナログ量のままで画面を作り出していた。したがつて
、スイッチングノイズによる画像品質の劣化や同期５
信号の一元化の装置の導入の必要性等の面倒な問題が残
されている。本発明は、この様な欠点を解決するもので
、複数個のディジタル方式変換装置あるいはディジタル
同期装置のディジタル出力に共通の基準同期信１０号周
波数を持たせ、該ディジタル出力側に、該各出力共有の
１つの１フィールドメモリを設け、前記各ディジタル出
力を前記１フィールドメモリに合成画面として記憶させ
ることにより送出すべき１フィールド分の画像を合成し
１つの特定同期信１５号周波数の高品質画像信号を送出
するディジタル化画像合成方式を提供するものである。
アナログ量のままで画面を作り出していた。したがつて
、スイッチングノイズによる画像品質の劣化や同期５
信号の一元化の装置の導入の必要性等の面倒な問題が残
されている。本発明は、この様な欠点を解決するもので
、複数個のディジタル方式変換装置あるいはディジタル
同期装置のディジタル出力に共通の基準同期信１０号周
波数を持たせ、該ディジタル出力側に、該各出力共有の
１つの１フィールドメモリを設け、前記各ディジタル出
力を前記１フィールドメモリに合成画面として記憶させ
ることにより送出すべき１フィールド分の画像を合成し
１つの特定同期信１５号周波数の高品質画像信号を送出
するディジタル化画像合成方式を提供するものである。
以下、その構成等を図に示す実施例により詳細に説明す
る。
る。
図において第１図は本発明の一実施例を説明するための
ブロックダイアグラム、第２フ０ 図は本実施例におけ
る合成画像とその要素の結合関係およびその過程を説明
するための図であり、第３図は４つの入力の各々を出力
選択回路およびバッファメモリＳＥＬＢの各々１ライン
のメモリに書き込み、１／４に縮小して１フイールドメ
モノ５ りＦＭに書き込み、読み出しを行うタイムチャ
ートである。説明を簡単にするため本実施例において４
っの同期信号周波数ｆ５１〜ｆＳ４を持つたテレビジョ
ン信号入力Ｔ５１〜ＴＳ４から部分画像要素ＰＶＥ１〜
ＰＶＥ４を要素とする合成画像ゞ０ＤＣＯＭを作るもの
とする。第１図においてＤ５１〜ＤＳ４はそれぞれ同期
信号周波数ｆｓ１〜ｆｓ４を持つたテレビジョン信号入
力Ｔ５１〜ＴＳ４を共通の基準同期信号周波数ｆｓを持
つた同期画像信号５Ｖ５１〜５ＶＳ４に変換するデイゞ
５ ジタル方式変換装置あるいはディジタル同期装置で
あつてその出力は出力選択回路およびバッファメモリＳ
ＥＬＢの所定部位に制御部ＣＴＲＬの制御信号ＣＳｌの
制御のもとにデイジタル記憶される。
ブロックダイアグラム、第２フ０ 図は本実施例におけ
る合成画像とその要素の結合関係およびその過程を説明
するための図であり、第３図は４つの入力の各々を出力
選択回路およびバッファメモリＳＥＬＢの各々１ライン
のメモリに書き込み、１／４に縮小して１フイールドメ
モノ５ りＦＭに書き込み、読み出しを行うタイムチャ
ートである。説明を簡単にするため本実施例において４
っの同期信号周波数ｆ５１〜ｆＳ４を持つたテレビジョ
ン信号入力Ｔ５１〜ＴＳ４から部分画像要素ＰＶＥ１〜
ＰＶＥ４を要素とする合成画像ゞ０ＤＣＯＭを作るもの
とする。第１図においてＤ５１〜ＤＳ４はそれぞれ同期
信号周波数ｆｓ１〜ｆｓ４を持つたテレビジョン信号入
力Ｔ５１〜ＴＳ４を共通の基準同期信号周波数ｆｓを持
つた同期画像信号５Ｖ５１〜５ＶＳ４に変換するデイゞ
５ ジタル方式変換装置あるいはディジタル同期装置で
あつてその出力は出力選択回路およびバッファメモリＳ
ＥＬＢの所定部位に制御部ＣＴＲＬの制御信号ＣＳｌの
制御のもとにデイジタル記憶される。
ＦＭは１フイールド分の画素をデイジタル記憶する１フ
イールドメモリで、制御部ＣＴＲＬの制御信号ＣＳ２の
制御のもとに出力選択回路およびバツフアメモリＳＥＬ
Ｂからの部分画像要素ＰＶＥｌ〜ＰＶＥ４を任意に配列
合成して合成画像出力ＤＣＯＭをデイジタル出力として
送出する。制御部ＣＴＲＬは基準同期信号周波数Ｆ８を
受け画像合成指令をマニユアル制御なり自動プログラム
等によつて制御信号ＣＳｌ，ＣＳ２の形で発生する。こ
こで画像の合成過程を第２図によつて説明すると、（ａ
）は同期信号周波数Ｆｓｌ〜Ｆ８４から基準同期信号周
波数Ｆｓに変換された同期画像信号ＳＶＳｌ〜ＳＶＳ４
を示し、Ａ−Ｄはその画像内容を示す。
イールドメモリで、制御部ＣＴＲＬの制御信号ＣＳ２の
制御のもとに出力選択回路およびバツフアメモリＳＥＬ
Ｂからの部分画像要素ＰＶＥｌ〜ＰＶＥ４を任意に配列
合成して合成画像出力ＤＣＯＭをデイジタル出力として
送出する。制御部ＣＴＲＬは基準同期信号周波数Ｆ８を
受け画像合成指令をマニユアル制御なり自動プログラム
等によつて制御信号ＣＳｌ，ＣＳ２の形で発生する。こ
こで画像の合成過程を第２図によつて説明すると、（ａ
）は同期信号周波数Ｆｓｌ〜Ｆ８４から基準同期信号周
波数Ｆｓに変換された同期画像信号ＳＶＳｌ〜ＳＶＳ４
を示し、Ａ−Ｄはその画像内容を示す。
（ｂ）は同期画像信号ＳＶＳｌ〜ＳＶＳ４により与えら
れる画像内容Ａ−Ｄから部分画像要素内容Ａ″〜びを与
える部分画像要素ＰＶＥｌ〜ＰＶＥ４を示している。（
ｃ）は１フイールドメモリＦＭ内に配列記憶された合成
画像出力ＤＣＯＭとその合成過程を示すものである。な
お、部分画像要素ＰＶＥｌ〜ＰＶＥ４を選択し、かつ１
フイールドメモリＦＭに当該部分画像要素ＰＶＥｌ〜Ｐ
ＶＥ４を書き込む様子を第３図にもとづいて説明する。
第２図で説明した実施例では４入力の画像内容Ａ−Ｄを
各々１／４に縮小し、１／４に縮小した画像内容Ｎ〜Ｄ
′と１フイールドメモリＦＭを用いて１フイールドの画
面を構成している。画面を１／４に縮小するためには各
入力（デイジタル方式変換装置あるいはデイジタル同期
装置ＤＳｌ〜ＤＳ４の出力）のサンプルを出力選択回路
およびバツフアメモリＳＥＬＢから読み出す際に１つお
きに間引き、水平走査線も１つおきに間引けば各入力は
１／４に縮小することができる。サンプリング周波数を
１０ＭＨｚとし、１フイールドメモリＦＭで示されるフ
イールドメモリの書き込み、読み出しのサイクルタイム
を５００ｎｓとすれば、１０ＭＨｚでサンプリングされ
た画像情報を１０サンプルずつ並列に書き込み及び読み
出しを行なえば、書き込みおよび読み出しの周期が１μ
ｓとなり、１μｓの間の書き込みと読み出しサイクルの
２つのサイクルをフイールドメモリＦＭのサイクルタイ
ム５００ｎｓを満足するように設定出来る。第３図イは
画像信号を１０ＭＨｚでサンプリングしたサンプルの内
１０サンプルを示した図であり、同図口は４入力の画像
内容Ａ−Ｄをそれぞれ出力選択回路およびバツフアメモ
リＳＥＬＢのたとえば１ラインの容量を持つメモリに記
憶させ、部分画像要素ＰＶＥｌ〜ＰＶＥ４を１フイール
ドメモリＦＭに書き込み、読み出す様子を示す。
れる画像内容Ａ−Ｄから部分画像要素内容Ａ″〜びを与
える部分画像要素ＰＶＥｌ〜ＰＶＥ４を示している。（
ｃ）は１フイールドメモリＦＭ内に配列記憶された合成
画像出力ＤＣＯＭとその合成過程を示すものである。な
お、部分画像要素ＰＶＥｌ〜ＰＶＥ４を選択し、かつ１
フイールドメモリＦＭに当該部分画像要素ＰＶＥｌ〜Ｐ
ＶＥ４を書き込む様子を第３図にもとづいて説明する。
第２図で説明した実施例では４入力の画像内容Ａ−Ｄを
各々１／４に縮小し、１／４に縮小した画像内容Ｎ〜Ｄ
′と１フイールドメモリＦＭを用いて１フイールドの画
面を構成している。画面を１／４に縮小するためには各
入力（デイジタル方式変換装置あるいはデイジタル同期
装置ＤＳｌ〜ＤＳ４の出力）のサンプルを出力選択回路
およびバツフアメモリＳＥＬＢから読み出す際に１つお
きに間引き、水平走査線も１つおきに間引けば各入力は
１／４に縮小することができる。サンプリング周波数を
１０ＭＨｚとし、１フイールドメモリＦＭで示されるフ
イールドメモリの書き込み、読み出しのサイクルタイム
を５００ｎｓとすれば、１０ＭＨｚでサンプリングされ
た画像情報を１０サンプルずつ並列に書き込み及び読み
出しを行なえば、書き込みおよび読み出しの周期が１μ
ｓとなり、１μｓの間の書き込みと読み出しサイクルの
２つのサイクルをフイールドメモリＦＭのサイクルタイ
ム５００ｎｓを満足するように設定出来る。第３図イは
画像信号を１０ＭＨｚでサンプリングしたサンプルの内
１０サンプルを示した図であり、同図口は４入力の画像
内容Ａ−Ｄをそれぞれ出力選択回路およびバツフアメモ
リＳＥＬＢのたとえば１ラインの容量を持つメモリに記
憶させ、部分画像要素ＰＶＥｌ〜ＰＶＥ４を１フイール
ドメモリＦＭに書き込み、読み出す様子を示す。
ところで、画像内容Ａを１／４に縮小し１フイールドメ
モリへ書き込みを行うから、サンプル数を半分に間引い
た部分画像要素ＰＶＥｌの１フイールドメモリへの書き
込みは、第３図口のａに示すごとく第３図イの連続した
２つのプロツクのサンプル（２０個のサンプル）を、１
つおきに間引いて半分の１０サンプルを単位として、第
３図口のＷＡで示される５００ｎｓのサイクルタイムを
用いて１フイールドメモリＦＭに書き込む。同じく、画
像内容Ｂも１／４に縮小した部分画像要素ＰＶＥ２を第
３図口のｂに示すようにＷＢで示される５００ｎｓのサ
イクルタイムで１フイールドメモリＦＭに書き込む。こ
のように、この１ラインの間では、画像内容Ａ，Ｂの部
分画像要素ＰＶＥｌ，ＰＶＥ２を１フイールドメモリＦ
Ｍに書き込んで行く、次のラインでは画像内容Ａ−Ｄの
内容が間引かれるため、出力選択回路およびバツフアメ
モリＳＥＬＢの１ラインのメモリには何も書き込まれな
い。この間引かれているラインの期間を用いて、１ライ
ン前に出力選択回路およびバツフアメモリＳＥＬＢの１
ラインのメモリに書き込まれている画像内容Ｃ，Ｄを１
／４に縮小した部分画像要素ＰＶＥ３，ＰＶＥ４を第３
図口のＣ，ｄに示すように書き込みのサイクルタイムＷ
Ｃ，ＷＤを用いて１フイールドメモリＦＭに書き込む。
１フイールドメモリＦＭからの読み出しは第３図口に示
すように、書き込みのサイクルタイムｗと読み出しのサ
イクルタイムＲが交互に存在するため、この読み出しの
サイクルタイムを用いて読み出しを行う。
モリへ書き込みを行うから、サンプル数を半分に間引い
た部分画像要素ＰＶＥｌの１フイールドメモリへの書き
込みは、第３図口のａに示すごとく第３図イの連続した
２つのプロツクのサンプル（２０個のサンプル）を、１
つおきに間引いて半分の１０サンプルを単位として、第
３図口のＷＡで示される５００ｎｓのサイクルタイムを
用いて１フイールドメモリＦＭに書き込む。同じく、画
像内容Ｂも１／４に縮小した部分画像要素ＰＶＥ２を第
３図口のｂに示すようにＷＢで示される５００ｎｓのサ
イクルタイムで１フイールドメモリＦＭに書き込む。こ
のように、この１ラインの間では、画像内容Ａ，Ｂの部
分画像要素ＰＶＥｌ，ＰＶＥ２を１フイールドメモリＦ
Ｍに書き込んで行く、次のラインでは画像内容Ａ−Ｄの
内容が間引かれるため、出力選択回路およびバツフアメ
モリＳＥＬＢの１ラインのメモリには何も書き込まれな
い。この間引かれているラインの期間を用いて、１ライ
ン前に出力選択回路およびバツフアメモリＳＥＬＢの１
ラインのメモリに書き込まれている画像内容Ｃ，Ｄを１
／４に縮小した部分画像要素ＰＶＥ３，ＰＶＥ４を第３
図口のＣ，ｄに示すように書き込みのサイクルタイムＷ
Ｃ，ＷＤを用いて１フイールドメモリＦＭに書き込む。
１フイールドメモリＦＭからの読み出しは第３図口に示
すように、書き込みのサイクルタイムｗと読み出しのサ
イクルタイムＲが交互に存在するため、この読み出しの
サイクルタイムを用いて読み出しを行う。
この読み出しの様子を説明する図を第４図に示す。
第４図は数フィールドにわたつて書き込みとの関係を読
み出しについて巨視的に表わしたものである。第４図に
おいてＷＡ，ＷＢ（一点鎖線で示す。）は１フイールド
にわたつて画像内容ＡとＢを１／４に縮小した部分画像
要素ＰＶＥｌ，ＰＶＥ２を１フイールドメモリＦＭに書
き込んで行く様子を示し、ＷＣ，ＷＤ（二点鎖線で示す
。）は同じく部分画像要素ＰＶＥ３，ＰＶＥ４を１フイ
ールドメモリＦＭに書き込んで行く様子を示している。
Ｒ（実線で示す。）は１フイールドメモリＦＭより書き
込まれた部分画像要素ＰＶＥｌ，ＰＶＥ２，ＰＶＥ３，
ＰＶＥ４を１フイールドにわたつて読み出す様子を示し
ている。この読み出しは第３図に示した読み出しサイク
ルＲを用いて行なつていることを示している。例えば第
４図に示す第ｎ番目フイールドにおいて、読み出しは第
（ｎ−１）番目フイールドに書き込んだＷＡ，ＷＢから
読み出しを行い、すでに読み出しを完了しているメモリ
部分に第ｎ番目フイールドのＷＡ，ＷＢ及びＷＣ，ＷＤ
の書き込みを行う（例えば時刻Ｔｉでａからの読み出し
、ｂ及びｃへの書き込み）さらに経過して第（ｎ−１）
番目フイールドに書き込まれたＷＡ，ＷＢからの読み出
しが完了すると先に書き込んだ第ｎ番目フイールドのＷ
ｃ，ＷＤからの読み出しを行い、その際第ｎ番目フイー
ルドのＷＡ，ＷＢの書き込み、ＷＣ，ＷＤの書き込みを
行う（例えば時刻ｊでｄからの読み出し、ｅ及びｆへの
書き込み）。もちろん、第４図で示した過程は巨視的な
ものであり、各部分の読み出し、書き込みの詳細は第３
図に従う。このように書き込みと読み出しは交叉するこ
とがないので１フイールドのメモリ容量で画像合成が可
能である。このように出力選択回路およびバツフアメモ
リＳＥＬＢは制御部ＣＴＲＬの制御信号ＣＳｌによりサ
ンプルの間引きによる画像縮小の制御、各入力ライン情
報を記憶するバツフアメモリへの書き込み、読み出し制
御を行なつている。１フイールドメモリＦＭへの書き込
みと読み出しは、第３図口に示した書き込みのサイクル
と読み出しのサイクルおよび読み出し、書き込みのアド
レスが、制御部ＣＴＲＬの制御信号ＣＳ２によつて与え
られ制御されている。
み出しについて巨視的に表わしたものである。第４図に
おいてＷＡ，ＷＢ（一点鎖線で示す。）は１フイールド
にわたつて画像内容ＡとＢを１／４に縮小した部分画像
要素ＰＶＥｌ，ＰＶＥ２を１フイールドメモリＦＭに書
き込んで行く様子を示し、ＷＣ，ＷＤ（二点鎖線で示す
。）は同じく部分画像要素ＰＶＥ３，ＰＶＥ４を１フイ
ールドメモリＦＭに書き込んで行く様子を示している。
Ｒ（実線で示す。）は１フイールドメモリＦＭより書き
込まれた部分画像要素ＰＶＥｌ，ＰＶＥ２，ＰＶＥ３，
ＰＶＥ４を１フイールドにわたつて読み出す様子を示し
ている。この読み出しは第３図に示した読み出しサイク
ルＲを用いて行なつていることを示している。例えば第
４図に示す第ｎ番目フイールドにおいて、読み出しは第
（ｎ−１）番目フイールドに書き込んだＷＡ，ＷＢから
読み出しを行い、すでに読み出しを完了しているメモリ
部分に第ｎ番目フイールドのＷＡ，ＷＢ及びＷＣ，ＷＤ
の書き込みを行う（例えば時刻Ｔｉでａからの読み出し
、ｂ及びｃへの書き込み）さらに経過して第（ｎ−１）
番目フイールドに書き込まれたＷＡ，ＷＢからの読み出
しが完了すると先に書き込んだ第ｎ番目フイールドのＷ
ｃ，ＷＤからの読み出しを行い、その際第ｎ番目フイー
ルドのＷＡ，ＷＢの書き込み、ＷＣ，ＷＤの書き込みを
行う（例えば時刻ｊでｄからの読み出し、ｅ及びｆへの
書き込み）。もちろん、第４図で示した過程は巨視的な
ものであり、各部分の読み出し、書き込みの詳細は第３
図に従う。このように書き込みと読み出しは交叉するこ
とがないので１フイールドのメモリ容量で画像合成が可
能である。このように出力選択回路およびバツフアメモ
リＳＥＬＢは制御部ＣＴＲＬの制御信号ＣＳｌによりサ
ンプルの間引きによる画像縮小の制御、各入力ライン情
報を記憶するバツフアメモリへの書き込み、読み出し制
御を行なつている。１フイールドメモリＦＭへの書き込
みと読み出しは、第３図口に示した書き込みのサイクル
と読み出しのサイクルおよび読み出し、書き込みのアド
レスが、制御部ＣＴＲＬの制御信号ＣＳ２によつて与え
られ制御されている。
以上の説明から明かなように本発明は複数個のデイジタ
ル方式変換装置あるいはデイジタル同期装置の出力を出
力側に各出力共有の１フイールド分のメモリを持つこと
によつて複数画像信号源から任意の１画像を合成するこ
とができ、しかも高品質の出力を得られるという極めて
有意義な効果を奏するものである。
ル方式変換装置あるいはデイジタル同期装置の出力を出
力側に各出力共有の１フイールド分のメモリを持つこと
によつて複数画像信号源から任意の１画像を合成するこ
とができ、しかも高品質の出力を得られるという極めて
有意義な効果を奏するものである。
第１図は本発明の一実施例を示すプロツクダイアグラム
、第２図は画像合成過程を説明するための説明図、第３
図は４つの入力の各々を出力選択回路およびバツフアメ
モリＳＥＬＢの各々の１ラインのメモリに書き込み、１
／４に縮小して１フイールドメモリに書き込み、読み出
しを行うタイムチヤート、第４図は１フイールドメモリ
の読み出しを説明する説明図である。 ＤＳｌ〜ＤＳ４・・・・・・デイジタル方式変換装置ま
たはデイジタル同期装置、ＳＶＳｌ〜ＳＶＳ４・・・・
・・同期画像信号、ＰＶＥｌ〜ＰＶＥ４・・・・・・部
分画像要素、ＳＥＬＢ・・・・・・出力選択回路および
バツフアメモリ、ＦＭ・・・・・・１フイールドメモリ
、ＣＴＲＬ・・・・・・制御部、Ａ−Ｄ・・・・・・同
期画像の内容、Ｎ−Ｄ″・・・・・・部分画像要素の内
容。
、第２図は画像合成過程を説明するための説明図、第３
図は４つの入力の各々を出力選択回路およびバツフアメ
モリＳＥＬＢの各々の１ラインのメモリに書き込み、１
／４に縮小して１フイールドメモリに書き込み、読み出
しを行うタイムチヤート、第４図は１フイールドメモリ
の読み出しを説明する説明図である。 ＤＳｌ〜ＤＳ４・・・・・・デイジタル方式変換装置ま
たはデイジタル同期装置、ＳＶＳｌ〜ＳＶＳ４・・・・
・・同期画像信号、ＰＶＥｌ〜ＰＶＥ４・・・・・・部
分画像要素、ＳＥＬＢ・・・・・・出力選択回路および
バツフアメモリ、ＦＭ・・・・・・１フイールドメモリ
、ＣＴＲＬ・・・・・・制御部、Ａ−Ｄ・・・・・・同
期画像の内容、Ｎ−Ｄ″・・・・・・部分画像要素の内
容。
Claims (1)
- １ 複数個のディジタル方式変換装置あるいはディジタ
ル同期装置のディジタル出力に共通の基準同期信号周波
数を持たせ、該ディジタル出力側に、該各出力共有の１
つの１フィールドメモリを設け、前記各ディジタル出力
を前記１フィールドメモリに合成画面として記憶させる
ことを特徴とするディジタル化画像合成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48040416A JPS5914945B2 (ja) | 1973-04-11 | 1973-04-11 | デイジタル化画像合成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48040416A JPS5914945B2 (ja) | 1973-04-11 | 1973-04-11 | デイジタル化画像合成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS49129419A JPS49129419A (ja) | 1974-12-11 |
| JPS5914945B2 true JPS5914945B2 (ja) | 1984-04-06 |
Family
ID=12580046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48040416A Expired JPS5914945B2 (ja) | 1973-04-11 | 1973-04-11 | デイジタル化画像合成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914945B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986002221A1 (en) * | 1984-10-01 | 1986-04-10 | Nippon Hoso Kyokai | Fundamental apparatus for processing video signals |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586348B2 (ja) * | 1975-05-06 | 1983-02-04 | 日本電気株式会社 | エイゾウシンゴウクリツパカイロ |
| JPS528721A (en) * | 1975-07-11 | 1977-01-22 | Oki Electric Ind Co Ltd | Image synthesization special effect system |
| JPS58124374A (ja) * | 1982-01-20 | 1983-07-23 | Kansai Tv Hoso Kk | 画像出力装置 |
| JPS60257681A (ja) * | 1984-06-01 | 1985-12-19 | Sharp Corp | テレビジヨン受像機 |
| JPH0634502B2 (ja) * | 1984-07-02 | 1994-05-02 | シャ−プ株式会社 | テレビジョン受像機の縦スクロ−ル表示装置 |
| JPH0634503B2 (ja) * | 1984-07-09 | 1994-05-02 | シャ−プ株式会社 | テレビジョン受像機の横スクロ−ル表示装置 |
| JPH0634504B2 (ja) * | 1984-08-18 | 1994-05-02 | シャ−プ株式会社 | テレビジョン受像機 |
| JPH0683408B2 (ja) * | 1984-08-20 | 1994-10-19 | シャ−プ株式会社 | テレビジョン受像機 |
| JPH0438625Y2 (ja) * | 1984-11-01 | 1992-09-09 | ||
| JPH0683409B2 (ja) * | 1984-11-02 | 1994-10-19 | シャ−プ株式会社 | テレビジョン受像機 |
| JPH02132980A (ja) * | 1988-11-14 | 1990-05-22 | Sony Corp | Ｔｖ受像機 |
-
1973
- 1973-04-11 JP JP48040416A patent/JPS5914945B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986002221A1 (en) * | 1984-10-01 | 1986-04-10 | Nippon Hoso Kyokai | Fundamental apparatus for processing video signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS49129419A (ja) | 1974-12-11 |
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