JPS59146227A - 高速デジタル信号伝送ライン駆動用低電力消費回路 - Google Patents
高速デジタル信号伝送ライン駆動用低電力消費回路Info
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- JPS59146227A JPS59146227A JP58214252A JP21425283A JPS59146227A JP S59146227 A JPS59146227 A JP S59146227A JP 58214252 A JP58214252 A JP 58214252A JP 21425283 A JP21425283 A JP 21425283A JP S59146227 A JPS59146227 A JP S59146227A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
- H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速ディジタル信号伝送回路に関するもので
、特にエミッタ結合形論理（ＥＣＬ）レベルにおけるデ
ィジタル信号用伝送ライン駆動用小電力消費回路に関す
る。
、特にエミッタ結合形論理（ＥＣＬ）レベルにおけるデ
ィジタル信号用伝送ライン駆動用小電力消費回路に関す
る。
従来のエミッタ結合形論理（ＥＣＬ）駆動回路が一対の
共通コレクタ・トランジスタを含む出力ステージおよび
差動入力ステージを含み、該トランジスタのエミッタが
、回路出力部において、高ロジック・レベル信号および
低ロジック信号（平衡出力）の両者を供給するものであ
ることは公知である。
共通コレクタ・トランジスタを含む出力ステージおよび
差動入力ステージを含み、該トランジスタのエミッタが
、回路出力部において、高ロジック・レベル信号および
低ロジック信号（平衡出力）の両者を供給するものであ
ることは公知である。
この種のトランジスタは、各自、バイアス電流電源（電
流ゼネレータもしくは抵抗体）に接続され、該電流電源
がトランジスタがラインに低レベル信号を送る場合即ち
、トランジスタが電流をラインに送る替りに、ラインか
ら電流を受け入れる場合においてすらカット・オフされ
ることを防止するために充分な高さの定電流を供給する
ものである。この高いバイアス電流のため定常条件にお
けるトランジスタの電力消費は高いものとなる。
流ゼネレータもしくは抵抗体）に接続され、該電流電源
がトランジスタがラインに低レベル信号を送る場合即ち
、トランジスタが電流をラインに送る替りに、ラインか
ら電流を受け入れる場合においてすらカット・オフされ
ることを防止するために充分な高さの定電流を供給する
ものである。この高いバイアス電流のため定常条件にお
けるトランジスタの電力消費は高いものとなる。
更にまた、信号を伝送する時にトランジスタが供給すべ
き最大電流は、この種の電流が信号電流およびパイアス
電流の合計値であるため著しく高いものである。その結
果として、トランジスタは、この種の高い電流を許容可
能とする寸法設計を要求されるものとなり、これにより
信頼性の問題が提起されることとなる。
き最大電流は、この種の電流が信号電流およびパイアス
電流の合計値であるため著しく高いものである。その結
果として、トランジスタは、この種の高い電流を許容可
能とする寸法設計を要求されるものとなり、これにより
信頼性の問題が提起されることとなる。
電力消費および寸法設計上の問題は、駆動回路を、集積
回路中に、例えば信号トランシーバと共にそう入さるべ
き場合において、特に臨界的なものとなる。
回路中に、例えば信号トランシーバと共にそう入さるべ
き場合において、特に臨界的なものとなる。
本発明の目的とするところは、定常条件下において小電
力の消費量であり、伝送時において供給される電流の低
減を可能とする駆動回路を、回路開閉速度を低減するこ
となしに提供することである。これは、出力ステージの
エミッタにより、トランジスタを開閉回路を通じて共通
のバイアス電流ゼネレータに接続可能とすることにより
与えられるもので、該開閉回路は、共通のゼネレータを
両方のトランジスタのいづれかに対してどちらのトラン
ジスタがライン上に低ロジックレベルで信号を送ってい
るかにより接続するものである。
力の消費量であり、伝送時において供給される電流の低
減を可能とする駆動回路を、回路開閉速度を低減するこ
となしに提供することである。これは、出力ステージの
エミッタにより、トランジスタを開閉回路を通じて共通
のバイアス電流ゼネレータに接続可能とすることにより
与えられるもので、該開閉回路は、共通のゼネレータを
両方のトランジスタのいづれかに対してどちらのトラン
ジスタがライン上に低ロジックレベルで信号を送ってい
るかにより接続するものである。
本発明をより理解し易くするため添附図面に関して説明
する。
する。
第１図に示すごとく、高速デジタルライン駆動用の従来
のエミッタ結合形論理（ＥＣＬ）回路は、入力差動ステ
ージ（または、開閉回路）Ａ１ならぴに対向ロジック・
レベル（平衡出力）により、ふたつの信号を出す出力ス
テージＵ１を含むものである。
のエミッタ結合形論理（ＥＣＬ）回路は、入力差動ステ
ージ（または、開閉回路）Ａ１ならぴに対向ロジック・
レベル（平衡出力）により、ふたつの信号を出す出力ス
テージＵ１を含むものである。
入力ステージＡ１は、コレクタ抵抗体Ｒ１、Ｒ１´を有
する２個のトランジスタＴ１、Ｔ２ならびに電流ゼネレ
ータＧ１より成る。Ｔ１のベースは、信号出力Ｉｎに接
続され、Ｔ２のベースは、高ロジックレベルおよび低ロ
ジックレベルに対応する電圧間の中間電圧ＶＢＢに接続
される。
する２個のトランジスタＴ１、Ｔ２ならびに電流ゼネレ
ータＧ１より成る。Ｔ１のベースは、信号出力Ｉｎに接
続され、Ｔ２のベースは、高ロジックレベルおよび低ロ
ジックレベルに対応する電圧間の中間電圧ＶＢＢに接続
される。
出力ステージＵ１は、２個の共通コレクタ、トランジス
タＴ３、Ｔ４を含み、これ等トランジスタのベースはコ
レクタＴ１、Ｔ２に接続され、これ等トランジスタのエ
ミッタは回路出力ｅ１、ｅ２に接続され、該回路出力は
いづれも平衡ライン２に接続され、該平衡ラインの終端
抵抗体がＲ８に示される。Ｔ３、Ｔ４のエミッタは、い
づれも接続されて、バイアス電流電源を通じて電圧ＶＥ
Ｅを供給され、該電流電源は電流ゼネレータＧ０´、Ｇ
０´´て表示されるものであるが、これ等は通常、回路
に対して外部であり、これにより相異するラインの、駆
動要求に対して容易に対応可能である。
タＴ３、Ｔ４を含み、これ等トランジスタのベースはコ
レクタＴ１、Ｔ２に接続され、これ等トランジスタのエ
ミッタは回路出力ｅ１、ｅ２に接続され、該回路出力は
いづれも平衡ライン２に接続され、該平衡ラインの終端
抵抗体がＲ８に示される。Ｔ３、Ｔ４のエミッタは、い
づれも接続されて、バイアス電流電源を通じて電圧ＶＥ
Ｅを供給され、該電流電源は電流ゼネレータＧ０´、Ｇ
０´´て表示されるものであるが、これ等は通常、回路
に対して外部であり、これにより相異するラインの、駆
動要求に対して容易に対応可能である。
ゼネレータＧ０´、Ｇ０´´は、トランジスタＴ３、Ｔ
４がラインに低ロジックレベルでの信号を送るべき時に
、即ちトランジスタがラインから電流を受入れる時に、
トランジスタＴ３、Ｔ４のカットオフを防止するに足る
値のバイアス電流１０を発生する。１０およびＶＥＥの
通常値（いづれも１０ｍＡｅ５Ｖ）により定常条件にお
ける電力消費（２１０、ＶＥＥ）は１００ｍＷのオーダ
である。更に、高レベルシグナルを出すトランジスタは
それぞれのラインにおいて、電流１０＋ＩＬ（ＩＬ信号
電流、これもまた１０ｍＡのオーダ）を送るもので、こ
の電流もまたむしろ高いものである。これにより本明細
書の冒頭部で述べたごとき問題点が発生する。
４がラインに低ロジックレベルでの信号を送るべき時に
、即ちトランジスタがラインから電流を受入れる時に、
トランジスタＴ３、Ｔ４のカットオフを防止するに足る
値のバイアス電流１０を発生する。１０およびＶＥＥの
通常値（いづれも１０ｍＡｅ５Ｖ）により定常条件にお
ける電力消費（２１０、ＶＥＥ）は１００ｍＷのオーダ
である。更に、高レベルシグナルを出すトランジスタは
それぞれのラインにおいて、電流１０＋ＩＬ（ＩＬ信号
電流、これもまた１０ｍＡのオーダ）を送るもので、こ
の電流もまたむしろ高いものである。これにより本明細
書の冒頭部で述べたごとき問題点が発生する。
第１図に示すものと同一のエレメントにより構成される
第２図は、また同一の引用番号によりエレメントを表示
するものであるが、駆動回路に関する本発明にもとづく
構成の変型実施例を示す。
第２図は、また同一の引用番号によりエレメントを表示
するものであるが、駆動回路に関する本発明にもとづく
構成の変型実施例を示す。
上記の変型例の構成は平衡ライン上における伝送にさい
してライン上に２個のトランジスタの１個が低レベルの
信号を送る時に、他方のトランジスタは高レベルの信号
を送るもので、これにより２個のトランジスタの１個が
バイアス電流１０を必要とすると云う事実にもとづくも
のである。
してライン上に２個のトランジスタの１個が低レベルの
信号を送る時に、他方のトランジスタは高レベルの信号
を送るもので、これにより２個のトランジスタの１個が
バイアス電流１０を必要とすると云う事実にもとづくも
のである。
それ故、本発明にもとづく変型構成の出力ステージＵ２
において、トランジスタＴ３、Ｔ４のエミッタは、開閉
回路ＣＭを通じて、ゼネレータＧ０により示されるバイ
アス電流１０の共通電源に接続されるものである。
において、トランジスタＴ３、Ｔ４のエミッタは、開閉
回路ＣＭを通じて、ゼネレータＧ０により示されるバイ
アス電流１０の共通電源に接続されるものである。
伝送中において、開閉回路ＣＭは、ゼネレータＧ０をト
ランジスタに接続し、特定の短時間低レベル信号をライ
ンに送り、信号のロジック・レベルが変化する場合にお
いて、スイッチングをおこないこれによりゼネレータを
他のトランジスタに接続する。
ランジスタに接続し、特定の短時間低レベル信号をライ
ンに送り、信号のロジック・レベルが変化する場合にお
いて、スイッチングをおこないこれによりゼネレータを
他のトランジスタに接続する。
エミッタ結合形論理（ＥＣＬ）が使用される時には、前
記ＣＭのスイッチングは極めて迅速におこなはれ、かつ
トランジスタＴ３、Ｔ４のスイッチングと同時におこな
われる。
記ＣＭのスイッチングは極めて迅速におこなはれ、かつ
トランジスタＴ３、Ｔ４のスイッチングと同時におこな
われる。
第３図は、本発明にもとづく回路構成図を示すもので、
ラインにおいて送るべき電圧レベルがまさしくエミッタ
結合論理（ＥＣＬ）レベルである条件時を示すものであ
る。入力増幅器Ａ１に関してゼネレータＧ１が詳細にど
のゼネレータがトランジスタＴ５およぴ抵抗器Ｒ２より
成るかについて示すものである。出力ステージＵ２にお
いて、トランジスタＴ３、Ｔ４のエミッタは、一対のト
ランジスタＴ６、Ｔ７のコレクタに接続され、該トラン
ジスタＴ６、Ｔ７のエミッタが更に別のトランジスタＴ
８のコレクタに接続され、トランジスタＴ８は、抵抗Ｒ
３と共にゼネレータＧ０を構成する。Ｔ６、Ｔ７のベー
スがダイオードＤ１、Ｄ２を経て、Ｔ２、Ｔ１のコレク
タにそれぞれ接続される。Ｔ１、Ｔ２およぴＴ６、Ｔ７
間の交さ接続（すなわち、Ｔ１がトランジスタＴ７を駆
動し、Ｔ４に接続され、Ｔ２がトランジスタＴ６を駆動
し、Ｔ３に接続されるような接続）により、以下に述べ
るごとく、電流１０がラインに低レベル信号を送るトラ
ンジスタに供給されるものである。
ラインにおいて送るべき電圧レベルがまさしくエミッタ
結合論理（ＥＣＬ）レベルである条件時を示すものであ
る。入力増幅器Ａ１に関してゼネレータＧ１が詳細にど
のゼネレータがトランジスタＴ５およぴ抵抗器Ｒ２より
成るかについて示すものである。出力ステージＵ２にお
いて、トランジスタＴ３、Ｔ４のエミッタは、一対のト
ランジスタＴ６、Ｔ７のコレクタに接続され、該トラン
ジスタＴ６、Ｔ７のエミッタが更に別のトランジスタＴ
８のコレクタに接続され、トランジスタＴ８は、抵抗Ｒ
３と共にゼネレータＧ０を構成する。Ｔ６、Ｔ７のベー
スがダイオードＤ１、Ｄ２を経て、Ｔ２、Ｔ１のコレク
タにそれぞれ接続される。Ｔ１、Ｔ２およぴＴ６、Ｔ７
間の交さ接続（すなわち、Ｔ１がトランジスタＴ７を駆
動し、Ｔ４に接続され、Ｔ２がトランジスタＴ６を駆動
し、Ｔ３に接続されるような接続）により、以下に述べ
るごとく、電流１０がラインに低レベル信号を送るトラ
ンジスタに供給されるものである。
ダイオードＤ１、Ｄ２がバイアス抵抗Ｒ４、Ｒ５に接続
され、そう入されて、常時導通状態とされる。これ等の
ダイオードの役割は、トランジスタＴ６、Ｔ７のベース
において、電圧レベルをシフトして、トランジスタの飽
和を抑止する一方、Ｔ１、Ｔ２のコレクタ上の信号を弱
めることなしに、該トランジスタの駆動を確保すること
である。
され、そう入されて、常時導通状態とされる。これ等の
ダイオードの役割は、トランジスタＴ６、Ｔ７のベース
において、電圧レベルをシフトして、トランジスタの飽
和を抑止する一方、Ｔ１、Ｔ２のコレクタ上の信号を弱
めることなしに、該トランジスタの駆動を確保すること
である。
これとは別の電流ゼネレータＧ２、Ｇ３は、それぞれト
ランジスタＴ９、Ｔ１０および抵抗Ｒ６Ｒ７より成り、
Ｔ３、Ｔ４のエミッタに接続され、バイアス電流１２の
供給をおこなうが、該バイアス電流は、Ｇ０により供給
される電流（例えば１ｍＡ）よりも極めて低く、これに
よりＴ３、Ｔ４がＧ０に接続されてない場合におけるそ
のカットオフを防止する。合致さるべき相異する駆動要
求（相異するラインインピーダンス、相異するオペレー
ション速度、その他）を許すために、ゼネレータＧ０は
、予め定められた数値におけるプログラムが、基準電圧
ＶＲをプリセットすることにより、Ｔ８のベースに公知
の方法により供給されることにより可能となる。
ランジスタＴ９、Ｔ１０および抵抗Ｒ６Ｒ７より成り、
Ｔ３、Ｔ４のエミッタに接続され、バイアス電流１２の
供給をおこなうが、該バイアス電流は、Ｇ０により供給
される電流（例えば１ｍＡ）よりも極めて低く、これに
よりＴ３、Ｔ４がＧ０に接続されてない場合におけるそ
のカットオフを防止する。合致さるべき相異する駆動要
求（相異するラインインピーダンス、相異するオペレー
ション速度、その他）を許すために、ゼネレータＧ０は
、予め定められた数値におけるプログラムが、基準電圧
ＶＲをプリセットすることにより、Ｔ８のベースに公知
の方法により供給されることにより可能となる。
第３図の回路の操作を、ゼネレータＧ１、Ｇ２Ｇ３が１
ｍＡのオーダの電流を供給するものとして、抵抗Ｒ１、
Ｒ１´が８００Ωのオーダとして、電圧値が高ロジック
・レベルについて−０．８Ｖ、低ロジック・レペルにつ
いて−１．６Ｖ、ＶＢＢについて−１．２Ｖとして説明
する。低レベル条件での信号がＩｎに存在するものとす
ればＧ１により供給される電流Ｉｌは、トランジスタＴ
２を通り、他面Ｔ１はカット・オフ状態である。
ｍＡのオーダの電流を供給するものとして、抵抗Ｒ１、
Ｒ１´が８００Ωのオーダとして、電圧値が高ロジック
・レベルについて−０．８Ｖ、低ロジック・レペルにつ
いて−１．６Ｖ、ＶＢＢについて−１．２Ｖとして説明
する。低レベル条件での信号がＩｎに存在するものとす
ればＧ１により供給される電流Ｉｌは、トランジスタＴ
２を通り、他面Ｔ１はカット・オフ状態である。
上記にもとづいて、Ｔ１のコレクタ、ひいては、Ｔ３の
ベースは、実質的にアースされ、Ｔ２のコレクタおよび
Ｔ４のベースは−０．８Ｖである。
ベースは、実質的にアースされ、Ｔ２のコレクタおよび
Ｔ４のベースは−０．８Ｖである。
−０．８Ｖ（高レベル）および−１．６Ｖ（低レベル）
の電圧がそれぞれＴ３、Ｔ４のエミッタに印加され、こ
れによりまた駆動さるべきラインに対する出力ｅ１、ｅ
２部にも同じく印加される。ダイオードＤ１、Ｄ２に交
叉する０．７Ｖのオーダの電圧降下を想定する場合、Ｔ
６のベースは−１．５Ｖが導通し、Ｔ７のベースは−０
．７Ｖが導通する。
の電圧がそれぞれＴ３、Ｔ４のエミッタに印加され、こ
れによりまた駆動さるべきラインに対する出力ｅ１、ｅ
２部にも同じく印加される。ダイオードＤ１、Ｄ２に交
叉する０．７Ｖのオーダの電圧降下を想定する場合、Ｔ
６のベースは−１．５Ｖが導通し、Ｔ７のベースは−０
．７Ｖが導通する。
この時、Ｔ６はカット・オフされＧ０により供給される
電流はトランジスタＴ７を通過し、Ｔ４に供給され、Ｔ
４は低レベル信号をラインに送信する。
電流はトランジスタＴ７を通過し、Ｔ４に供給され、Ｔ
４は低レベル信号をラインに送信する。
入力Ｉｎ部における信号が高くなる場合、状況は反対と
なる。すなわちＴ６は導通し、電流１０をＴ３に供給し
、Ｔ３は低レベル信号をラインに流し、他面、Ｔ７はカ
ット・オフされこれによりＴ６がＧ０から遮断される。
なる。すなわちＴ６は導通し、電流１０をＴ３に供給し
、Ｔ３は低レベル信号をラインに流し、他面、Ｔ７はカ
ット・オフされこれによりＴ６がＧ０から遮断される。
正しい回路の作動のためにトランジスタＴ６、Ｔ７の開
閉は、Ｔ３、Ｔ４におけるそれと実質的に同時であるこ
とが必要である。図示の回路においては、これは確実に
可能なもので、それは、Ｔ３、Ｔ４およびＴ６、Ｔ７が
同じ信号により駆動されるものでこれはダイオードＤ１
、Ｄ２が常時導通状態にあることによるものである。
閉は、Ｔ３、Ｔ４におけるそれと実質的に同時であるこ
とが必要である。図示の回路においては、これは確実に
可能なもので、それは、Ｔ３、Ｔ４およびＴ６、Ｔ７が
同じ信号により駆動されるものでこれはダイオードＤ１
、Ｄ２が常時導通状態にあることによるものである。
更に追加すれば、回路に印加されてない場合、出力イン
ピーダンス（エミッタ側から見てトランジスタにより生
ずるインピーダンス）は著しく低く、このためＴ６、Ｔ
７の開閉は攪乱を生じない。
ピーダンス（エミッタ側から見てトランジスタにより生
ずるインピーダンス）は著しく低く、このためＴ６、Ｔ
７の開閉は攪乱を生じない。
このため出力部においては典型的なエミッタ制御論理（
ＥＣＬ）ロジックの波形を生ずる。
ＥＣＬ）ロジックの波形を生ずる。
更に、トランジスタＴ６及びＴ７の平衡配置により（ダ
イオードＤ１、Ｄ２の）熱ドリフトは補償され、出力信
号に対する影響を生じない。
イオードＤ１、Ｄ２の）熱ドリフトは補償され、出力信
号に対する影響を生じない。
この構成により高い電力消費および供給される高い電流
にもとづく欠陥が明白に排除される。実際上、静止条件
下においては、電力消費量は、（１０＋２．１２）・Ｖ
ＥＥであり、即ち上に述べた数値にもとづけば、従来方
式の回路での１００ｍＷの替りに６０ｍＷである。高レ
ベルの信号を送るトランジスタにより供給される電流は
ＩＬ＋１２であり、即ち２０ｍＡの替りに約１１ｍＡで
ある。出力トランジスタにおける最大電流および電力消
費は、実質上、半減される。
にもとづく欠陥が明白に排除される。実際上、静止条件
下においては、電力消費量は、（１０＋２．１２）・Ｖ
ＥＥであり、即ち上に述べた数値にもとづけば、従来方
式の回路での１００ｍＷの替りに６０ｍＷである。高レ
ベルの信号を送るトランジスタにより供給される電流は
ＩＬ＋１２であり、即ち２０ｍＡの替りに約１１ｍＡで
ある。出力トランジスタにおける最大電流および電力消
費は、実質上、半減される。
第４図はエミッタ結合形論理（ＥＣＬ）ロジック・レベ
ルを要求せず供給の見地よりして、より対称的なレベル
を要求するラインの駆動をおこなうための相異する実施
例を示すものである。第３図にもとづいて既に述べられ
たエレメントは同じ参照番号により表示されているもの
である。
ルを要求せず供給の見地よりして、より対称的なレベル
を要求するラインの駆動をおこなうための相異する実施
例を示すものである。第３図にもとづいて既に述べられ
たエレメントは同じ参照番号により表示されているもの
である。
この相異する実施例においては、トランジスタＴ６、Ｔ
７のベースは、Ｄ１、Ｄ２の場合と同様に、ダイオード
Ｄ３、Ｄ４を通じて、トランジスタＴ１、Ｔ２を駆動す
る一対の共通コレクタのトランジスタＴ１１、Ｔ１２の
エミッタに接続される。
７のベースは、Ｄ１、Ｄ２の場合と同様に、ダイオード
Ｄ３、Ｄ４を通じて、トランジスタＴ１、Ｔ２を駆動す
る一対の共通コレクタのトランジスタＴ１１、Ｔ１２の
エミッタに接続される。
ダイオードＤ３、Ｄ４は、Ｄ４、Ｄ５の場合と同様に、
抵抗Ｒ９、Ｒ１０と共働する。これと別のダイオードＤ
５によりＴ１、Ｔ２のコレクタにおけるレベル・シフト
がおこなはれる。図をより単純化する目的のために、ゼ
ネレータＧ０‐Ｇ３の詳細な図示は省畧する。
抵抗Ｒ９、Ｒ１０と共働する。これと別のダイオードＤ
５によりＴ１、Ｔ２のコレクタにおけるレベル・シフト
がおこなはれる。図をより単純化する目的のために、ゼ
ネレータＧ０‐Ｇ３の詳細な図示は省畧する。
第４図に示す回路の作動について説明する場合において
、おのおの高レベルおよび低レベル用として出力ｅ１、
ｅ２部において−１．６Ｖおよび−２．４Ｖの電圧が望
ましい。ダイオードＤ５は、次いで、エミッタ結合形論
理（ＥＣＬ）レベルにつき対応するレベルシフトを生ず
る目的のために約０．８Ｖの電圧降下を生ずる。
、おのおの高レベルおよび低レベル用として出力ｅ１、
ｅ２部において−１．６Ｖおよび−２．４Ｖの電圧が望
ましい。ダイオードＤ５は、次いで、エミッタ結合形論
理（ＥＣＬ）レベルにつき対応するレベルシフトを生ず
る目的のために約０．８Ｖの電圧降下を生ずる。
操作は次の如くしておこなわれる。一例をあげれば、Ｉ
ｎに対して低レベル信号（−１．６Ｖ）を供給すること
により、Ｔ１のベースは、ほぼ−２．３Ｖ、Ｔ２のベー
スは、Ｔ１２のベースに供給される電圧ＶＢＢの効果と
して、−１．９Ｖとなる。電流Ｉｌの全体はＴ２を経由
し、かつＴ１のコレクタを経由して、Ｄ５を通過する降
下電圧値即ち−０．８Ｖとなる。
ｎに対して低レベル信号（−１．６Ｖ）を供給すること
により、Ｔ１のベースは、ほぼ−２．３Ｖ、Ｔ２のベー
スは、Ｔ１２のベースに供給される電圧ＶＢＢの効果と
して、−１．９Ｖとなる。電流Ｉｌの全体はＴ２を経由
し、かつＴ１のコレクタを経由して、Ｄ５を通過する降
下電圧値即ち−０．８Ｖとなる。
第３図の回路に示すごとく、低レベルおよび高レベルは
、それぞれ出力ｅ２、ｅ１に生ぜしめられるものである
が、この種のレベルはそれぞれこの場合については、−
１．６Ｖおよび−２．４Ｖである。
、それぞれ出力ｅ２、ｅ１に生ぜしめられるものである
が、この種のレベルはそれぞれこの場合については、−
１．６Ｖおよび−２．４Ｖである。
本明細書に説明をおこなった条件下において、また、Ｄ
３、Ｄ４を通過する（Ｄ１、Ｄ２を通過する場合に同じ
ものと推定）電圧降下を考慮してＴ６のベースは■３Ｖ
となり、Ｔ７のベースは−２．６Ｖとなる。これは、電
流１０がＴ７を通過して低レペル信号を発するトランジ
スタＴ４に供給されることによるものである。
３、Ｄ４を通過する（Ｄ１、Ｄ２を通過する場合に同じ
ものと推定）電圧降下を考慮してＴ６のベースは■３Ｖ
となり、Ｔ７のベースは−２．６Ｖとなる。これは、電
流１０がＴ７を通過して低レペル信号を発するトランジ
スタＴ４に供給されることによるものである。
高レベル信号により、状況は反対となる。第３図に示す
ダイヤグラムについて述べれば、Ｔ７のベースにおける
電圧は、それが一定である電圧ＶＢＢに依存するもので
あるために不変のままであり、他面において、Ｔ６のベ
ースにおける電圧は２．２Ｖとなる。
ダイヤグラムについて述べれば、Ｔ７のベースにおける
電圧は、それが一定である電圧ＶＢＢに依存するもので
あるために不変のままであり、他面において、Ｔ６のベ
ースにおける電圧は２．２Ｖとなる。
本発明にもとづく構成においては、Ｔ３、Ｔ４の見地よ
りするＴ６、Ｔ７の開閉における遅延を生ずることは無
い。実際に、Ｔ３、Ｔ４を駆動する上流部分から採られ
る信号によって、Ｔ６、Ｔ７が駆動される場合において
も、Ｔ３、Ｔ４の開閉はＴ６、Ｔ７に比較して短時の遅
延を生ずるに過ぎないものである。
りするＴ６、Ｔ７の開閉における遅延を生ずることは無
い。実際に、Ｔ３、Ｔ４を駆動する上流部分から採られ
る信号によって、Ｔ６、Ｔ７が駆動される場合において
も、Ｔ３、Ｔ４の開閉はＴ６、Ｔ７に比較して短時の遅
延を生ずるに過ぎないものである。
第４図に示す構成ははＴ６、Ｔ７を駆動するにさいして
Ｔ１、Ｔ２のコレクタに負荷を生ずることのない長所を
有する実施例を示す。
Ｔ１、Ｔ２のコレクタに負荷を生ずることのない長所を
有する実施例を示す。
第１図は、従来のエミッタ結合形論理（ＥＣＬ）駆動回
路のダイヤグラムを示す。 第２図は、本発明にもとづくダイヤグラムを示す。 第３図及び第４図は、本発明にもとづくふたつの実施例
の回路ダイヤグラムを示す。 Ｔ１・・・トランジスタ、Ｔ２・・・トランジスタ、Ｔ
３・・・トランジスタ、Ｔ４・・・トランジスタ、Ｔ６
・・・トランジスタ、Ｔ７・・・トランジスタ、Ｔ１１
・・・トランジスタ、Ｔ１２・・・トランジスタ、Ｇ０
・・・ゼネレータ、Ｄ１・・・ダイオード、Ｄ２・・・
ダイオード、Ｄ３・・・ダイオード、Ｄ４・・・ダイオ
ード、Ｄ５・・・ダイオード、Ｒ８・・・抵抗、Ｒ９・
・・抵抗、Ｇ２・・・ゼネレータ、Ｇ３・・・ゼネレー
タ。
路のダイヤグラムを示す。 第２図は、本発明にもとづくダイヤグラムを示す。 第３図及び第４図は、本発明にもとづくふたつの実施例
の回路ダイヤグラムを示す。 Ｔ１・・・トランジスタ、Ｔ２・・・トランジスタ、Ｔ
３・・・トランジスタ、Ｔ４・・・トランジスタ、Ｔ６
・・・トランジスタ、Ｔ７・・・トランジスタ、Ｔ１１
・・・トランジスタ、Ｔ１２・・・トランジスタ、Ｇ０
・・・ゼネレータ、Ｄ１・・・ダイオード、Ｄ２・・・
ダイオード、Ｄ３・・・ダイオード、Ｄ４・・・ダイオ
ード、Ｄ５・・・ダイオード、Ｒ８・・・抵抗、Ｒ９・
・・抵抗、Ｇ２・・・ゼネレータ、Ｇ３・・・ゼネレー
タ。
Claims (5)
- （１）第一および第二のトランジスタ（Ｔ１、Ｔ２）お
よび電流ゼネレータ（Ｂ１）により構成されこれ等のト
ランジスタとゼネレータとが接続されて第一の差動増幅
器を成す入力ステージ（Ａ１）と、共通のコレクタをそ
なえる第三および第四のトランジスタ（Ｔ３、Ｔ４）に
より構成され、エミッタが伝送ラインの２本の配線に接
続可能であり、ベースが前記第一および第二のトランジ
スタ（Ｔ１、Ｔ２）のコレクタに接続される出力ステー
ジ（Ｕ２）とから成る高速デジタル信号伝送ライン用駆
動回路において、 前記第３および第４のトランジスタ（Ｔ３、Ｔ４）が開
閉回路（ＣＭ）を経て共通のバイアス電流ゼネレータ（
Ｇ０）に接続可能であり、該開閉回路により共通のゼネ
レータ（Ｇ０）が低ロジックレベルにおける信号をライ
ンにいづれのトランジスタが送信するかにより第三もし
くは第四のトランジスタ（Ｔ３、Ｔ４）に接続されるこ
とを特徴とする高速デジタル信号伝送ライン用駆動回路
。 - （２）特許請求の範囲第（１）項に記載する駆動回路に
おいて、前記開閉回路が第五および第六のトランジスタ
（Ｔ６、Ｔ７）を含み、該トランジスタが、それぞれ第
三および第四のトランジスタ（Ｔ３、Ｔ４）のエミッタ
に接続するコレクタと、前記共通のゼネレータ（Ｇ０）
に接続するエミッタと、第一および第二のダイオード（
Ｄ１、Ｄ２）を通じて、それそれ第二および第一のトラ
ンジスタ（Ｔ２、Ｔ１）のコレクタに接続するベースと
を有し、前記ダイオードが接続されて常に導通し、かつ
、第一および第二のトランジスタ（Ｔ１、Ｔ２）のコレ
クタにおいて、電圧レベルのシフトを生ずるようにして
、第五および第六のトランジスタ（Ｔ６、Ｔ７）の飽和
を防止することを特徴とする駆動回路。 - （３）特許請求の範囲第（１）項に記載する駆動回路に
おいて、エミッタ制御論理（ＥＣＬ）レベルに関してシ
フトされる電圧レベルを要求する駆動ラインのために、
前記開閉回路がそれぞれ第三およぴ第四のトランジスタ
（Ｔ３、Ｔ４）の各エミッタに接続するコレクタと、前
記共通のゼネレータ（Ｇ０）に接続するエミッタと、第
三および第四のダイオード（Ｄ３、Ｄ４）を通じて、常
時導通する目的のために共通のコレクタをそなえる第七
および第八のトランジスタ（Ｔ１１、Ｔ１２）のエミッ
タに接続するベースとをそなえる第五および第六のトラ
ンジスタ（Ｔ６、Ｔ７）を含み、該トランジスタによっ
て、前記第一および第二のトランジスタ（Ｔ１、Ｔ２）
が駆動され、また信号入力と、低および高ロジックレベ
ルに対応する電圧間の中間電圧にベースが接続され、前
記第三および第四のダイオード（Ｄ３、Ｄ４）がバイア
ス抵抗器（Ｒ８、Ｒ９）に組合わされ、バイアス抵抗が
第７および第８のトランジスタ（Ｔ１１、Ｔ１２）のエ
ミッタに存在する電圧レベルをシフトし、これにより第
５および第６のトランジスタ（Ｔ６、Ｔ７）の飽和を防
止し、要求に応して第１および第２のトランジスタのコ
レクタに存在する電圧レベルのシフトをおこなう第５の
ダイオード（Ｄ５）が配置されることを特徴とする駆動
回路。 - （４）特許請求の範囲第（２）項もしくは第（３）項の
何れかに記載する駆動回路において、第３および第４の
トランジスタのエミッタが、それぞれ、共通のゼネレー
タ（Ｇ０）よりも著しく低い電流を供給する２個の更に
別のバイアス電流ゼネレータ（Ｇ２、Ｇ３）に接続され
、これによって共通のゼネレータ（Ｇ０）から電流を受
けないトランジスタの抑止が防止されることを特徴とす
る駆動回路。 - （５）特許請求範囲の第（１）項乃至（４）項の何れか
に記載する駆動回路において、前記共通のゼネレータ（
Ｇ０）がプログラム可能であることを特徴とする駆動回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT68364A/82 | 1982-11-24 | ||
| IT68364/82A IT1157089B (it) | 1982-11-24 | 1982-11-24 | Circuito a bassa dissipazione per il pilotaggio di linee di trasmissione di segnali numerici ad alta velocita |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59146227A true JPS59146227A (ja) | 1984-08-22 |
Family
ID=11309139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214252A Pending JPS59146227A (ja) | 1982-11-24 | 1983-11-16 | 高速デジタル信号伝送ライン駆動用低電力消費回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4593211A (ja) |
| EP (1) | EP0110317B1 (ja) |
| JP (1) | JPS59146227A (ja) |
| CA (1) | CA1226045A (ja) |
| DE (2) | DE110317T1 (ja) |
| IT (1) | IT1157089B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266909A (ja) * | 1987-04-23 | 1988-11-04 | Matsushita Electric Ind Co Ltd | エミツタ・フオロワ回路 |
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| US4795916A (en) * | 1987-01-23 | 1989-01-03 | The Grass Valley Group, Inc. | Low power differential ECL line driver |
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| US4943741A (en) * | 1989-05-24 | 1990-07-24 | National Semiconductor Corporation | ECL/CML emitter follower current switch circuit |
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| US5068552A (en) * | 1990-09-10 | 1991-11-26 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
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| FR2661290A1 (fr) * | 1990-04-19 | 1991-10-25 | Philips Composants | Amplificateur de puissance notamment pour signaux carres. |
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| US5220211A (en) * | 1991-10-28 | 1993-06-15 | International Business Machines Corporation | High speed bus transceiver with fault tolerant design for hot pluggable applications |
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| FR1465627A (fr) * | 1965-12-01 | 1967-01-13 | Cie Europ D Automatisme Electr | Perfectionnements aux circuits de commande |
| JPS4818671B1 (ja) * | 1969-06-06 | 1973-06-07 | ||
| JPS5435474B2 (ja) * | 1973-03-26 | 1979-11-02 | ||
| US3978347A (en) * | 1974-10-02 | 1976-08-31 | Motorola, Inc. | High band width emitter coupled logic gate |
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| US4286179A (en) * | 1978-10-27 | 1981-08-25 | International Business Machines Corporation | Push pull switch utilizing two current switch circuits |
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-
1982
- 1982-11-24 IT IT68364/82A patent/IT1157089B/it active
-
1983
- 1983-11-16 JP JP58214252A patent/JPS59146227A/ja active Pending
- 1983-11-17 US US06/552,499 patent/US4593211A/en not_active Expired - Lifetime
- 1983-11-23 DE DE198383111724T patent/DE110317T1/de active Pending
- 1983-11-23 DE DE8383111724T patent/DE3379528D1/de not_active Expired
- 1983-11-23 EP EP83111724A patent/EP0110317B1/en not_active Expired
- 1983-11-23 CA CA000441794A patent/CA1226045A/en not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0110317A2 (en) | 1984-06-13 |
| CA1226045A (en) | 1987-08-25 |
| IT1157089B (it) | 1987-02-11 |
| IT8268364A0 (it) | 1982-11-24 |
| EP0110317A3 (en) | 1985-08-14 |
| DE3379528D1 (en) | 1989-05-03 |
| EP0110317B1 (en) | 1989-03-29 |
| US4593211A (en) | 1986-06-03 |
| DE110317T1 (de) | 1985-10-24 |
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