JPS59143669A - プリンタ装置 - Google Patents
プリンタ装置Info
- Publication number
- JPS59143669A JPS59143669A JP58019284A JP1928483A JPS59143669A JP S59143669 A JPS59143669 A JP S59143669A JP 58019284 A JP58019284 A JP 58019284A JP 1928483 A JP1928483 A JP 1928483A JP S59143669 A JPS59143669 A JP S59143669A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- reset
- voltage
- printer device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はプリンタ装置に関するものである。
従来例の構成とその問題点
従来、プリンタ装置のプリンタヘッド部すなわちヘッド
およびその駆動源（モータ等）の過電流の連続通電を防
止するため、第１図のようにプリンタ装置を含むシステ
ムにリセット回路を設けていた。図において、１はシス
テム、２はリセット回路、３はプリンタ装置のプリンタ
コントロールボード、４はそのプリントメカ、５は電源
回路、６はその他の関連機器であるが、図のようにリセ
ット回路２は交流電源の変動を利用するように構成され
ている。この理由は交流電源の変・肋を検出した方がプ
リンタ装置の電源電子の変動を検出するより早く電源電
圧の変動を検出できるからである。
およびその駆動源（モータ等）の過電流の連続通電を防
止するため、第１図のようにプリンタ装置を含むシステ
ムにリセット回路を設けていた。図において、１はシス
テム、２はリセット回路、３はプリンタ装置のプリンタ
コントロールボード、４はそのプリントメカ、５は電源
回路、６はその他の関連機器であるが、図のようにリセ
ット回路２は交流電源の変動を利用するように構成され
ている。この理由は交流電源の変・肋を検出した方がプ
リンタ装置の電源電子の変動を検出するより早く電源電
圧の変動を検出できるからである。
ところで、このようなリセット回路はプリンタ装置のメ
ーカとそれを利用したシステムのメーカが同じ場合、あ
るいはシステムメーカがプリンタ装置をよく知っている
場合にＦｒａ記のように交流電源の変動を検出するリセ
ット回路を設けているが、プリンタ装置のメーカとシス
テムのメーカが異なる場合でシステムメーカかりセント
回路を準備していないと、プリンタのモータや駆動源を
破損してしまうという問題がある。また、同一のプリン
タ装置を複数のシステムメーカで使用する場合、プリン
タ装置のメーカでリセット回路を準備した方がトータル
コストが下がるといエル。
ーカとそれを利用したシステムのメーカが同じ場合、あ
るいはシステムメーカがプリンタ装置をよく知っている
場合にＦｒａ記のように交流電源の変動を検出するリセ
ット回路を設けているが、プリンタ装置のメーカとシス
テムのメーカが異なる場合でシステムメーカかりセント
回路を準備していないと、プリンタのモータや駆動源を
破損してしまうという問題がある。また、同一のプリン
タ装置を複数のシステムメーカで使用する場合、プリン
タ装置のメーカでリセット回路を準備した方がトータル
コストが下がるといエル。
発明の目的
したがって、この発明は、プリンタ装置のメーカとシス
テムのメーカの間でリセット回路に関すルトラフルの発
生を防止し、かつ同一のプリンタ装置を複数のシステム
メーカで使用する場合に１−一タルコストを下げること
ができるプリンタ装置を提供することを目的として−る
。
テムのメーカの間でリセット回路に関すルトラフルの発
生を防止し、かつ同一のプリンタ装置を複数のシステム
メーカで使用する場合に１−一タルコストを下げること
ができるプリンタ装置を提供することを目的として−る
。
発明の構成
この発明は、プリンタヘッド部をオフにするリセット回
路をプリンタ装置すなわちそのプリンタコントロールボ
ードに設けたものである。そのため、システムメーカが
リセット回路を準備していなくてもトラブルの発生がな
く、また複噸のシステムに同一のプリンタ装置を使用す
る場合にトータルコストを下げることができる。
路をプリンタ装置すなわちそのプリンタコントロールボ
ードに設けたものである。そのため、システムメーカが
リセット回路を準備していなくてもトラブルの発生がな
く、また複噸のシステムに同一のプリンタ装置を使用す
る場合にトータルコストを下げることができる。
実施態様として、このリセット回路は、リセット信号入
力回路、コンデンサ充放電回路、ヒステリシス設定回路
、基準電圧発生回路、電源電圧検出回路、および出力回
路で構成される。前記基準ＮＪｉ圧発生回路と電源電圧
検出回路から構成されるコンパレータは電源電圧がヘッ
ド部を制御するマイクロコンビーータ等のＩＣ（集積器
′ｔ８）が正零動作電圧になるまではリセット出力を出
し続け、また′電源路ち込み時はＩＣの正常動作′電圧
を割る前にリセット出力を出すようにする。またコンデ
ンサ充放電回路は電源電子落ち込み時には充電電流制限
抵抗のコンデンサに接続されていない側を低電位にし、
その充電電流制限抵抗に並列にダイオードを接琥し、そ
のアノードをコンデンサの正側に接続する。そしてここ
で使用されるダイオードの数より多い数のダイオード等
の能動素子で基準電圧発生回路を構成する。これらの構
成によって、リセット信号入力時はもちろん、を源投入
時と落ち込み時にもリセット出力をリセッ） ｌ？］路
が出し、ヘッドと駆動源はＴｃの不安定′イ正範囲を含
めて過電流の連続通電による破壊を防止できる。
力回路、コンデンサ充放電回路、ヒステリシス設定回路
、基準電圧発生回路、電源電圧検出回路、および出力回
路で構成される。前記基準ＮＪｉ圧発生回路と電源電圧
検出回路から構成されるコンパレータは電源電圧がヘッ
ド部を制御するマイクロコンビーータ等のＩＣ（集積器
′ｔ８）が正零動作電圧になるまではリセット出力を出
し続け、また′電源路ち込み時はＩＣの正常動作′電圧
を割る前にリセット出力を出すようにする。またコンデ
ンサ充放電回路は電源電子落ち込み時には充電電流制限
抵抗のコンデンサに接続されていない側を低電位にし、
その充電電流制限抵抗に並列にダイオードを接琥し、そ
のアノードをコンデンサの正側に接続する。そしてここ
で使用されるダイオードの数より多い数のダイオード等
の能動素子で基準電圧発生回路を構成する。これらの構
成によって、リセット信号入力時はもちろん、を源投入
時と落ち込み時にもリセット出力をリセッ） ｌ？］路
が出し、ヘッドと駆動源はＴｃの不安定′イ正範囲を含
めて過電流の連続通電による破壊を防止できる。
実施例の説明
この発明の一実施例を第２図および第３図に示す。まず
第２図において、７はリセット信号入力回路、８はコン
デンサ充放電回路、９はヒステリシス設定回路、１０は
コンパレータ、１１は基準電圧発生回路、１２は′覗源
成ＶｆＥ検出回路、１３は出力回路、１４は入力端子、
１５は出力端子である。まだ第３図はその具体回路例で
、１６〜１９はＰＮＰ ）ランジスタ、２０〜２３はＮ
ＰＮ ）ランジスタ、２４．２５はダイオード、２６ノ
はコンデンサ、２７〜４６は抵抗、４７は直流電源屯田
端子、４８はグランド端子である。この回路例でリセッ
ト入力信号（１４）とリセット出力信号（１５）は負論
理にて説明する。
第２図において、７はリセット信号入力回路、８はコン
デンサ充放電回路、９はヒステリシス設定回路、１０は
コンパレータ、１１は基準電圧発生回路、１２は′覗源
成ＶｆＥ検出回路、１３は出力回路、１４は入力端子、
１５は出力端子である。まだ第３図はその具体回路例で
、１６〜１９はＰＮＰ ）ランジスタ、２０〜２３はＮ
ＰＮ ）ランジスタ、２４．２５はダイオード、２６ノ
はコンデンサ、２７〜４６は抵抗、４７は直流電源屯田
端子、４８はグランド端子である。この回路例でリセッ
ト入力信号（１４）とリセット出力信号（１５）は負論
理にて説明する。
電源投入時（４７）にはまず電源電圧が抵抗３７゜３９
により検出され、Ｑ点の検出電圧がダイオード２５のＶ
ア（１１＠方向電圧降下）分と電源電圧検出用トランジ
スタ２２のｖＢｌ、ｉ（ベース◇エミッタ闇電１＋）分
を越えると、トランジスタ２２がオンとなりトランジス
タ１７が続いてオンになる。これによりコンデンサ２６
はトランジスタ１７カラ１１ｊ１１限抵抗３２を通して
充電される。Ｐ点の電圧がダイオード２５の５分とトラ
ンジスタ２２のＶ。記コレクタ・エミッタ間電子）分と
トランジスタ２１のｖＢＦ、（ペース・エミッタ間電圧
）分を越えるとトランジスタ２１はオンとなり、続いて
トランジスタ１８．１９がオンとなる。これにより、こ
れまで出力端子１５はリセット信号を出し続けていたが
、リセットは解除され、回路が正常動作電圧にｈるまで
リセットされたこととなる。また、誤動作防止のために
トランジスタ１８がオンになることによりトランジスタ
２３がオンとなり、基準電子はダイオード２５の５分だ
けヒステリシスがつぐ。
により検出され、Ｑ点の検出電圧がダイオード２５のＶ
ア（１１＠方向電圧降下）分と電源電圧検出用トランジ
スタ２２のｖＢｌ、ｉ（ベース◇エミッタ闇電１＋）分
を越えると、トランジスタ２２がオンとなりトランジス
タ１７が続いてオンになる。これによりコンデンサ２６
はトランジスタ１７カラ１１ｊ１１限抵抗３２を通して
充電される。Ｐ点の電圧がダイオード２５の５分とトラ
ンジスタ２２のＶ。記コレクタ・エミッタ間電子）分と
トランジスタ２１のｖＢＦ、（ペース・エミッタ間電圧
）分を越えるとトランジスタ２１はオンとなり、続いて
トランジスタ１８．１９がオンとなる。これにより、こ
れまで出力端子１５はリセット信号を出し続けていたが
、リセットは解除され、回路が正常動作電圧にｈるまで
リセットされたこととなる。また、誤動作防止のために
トランジスタ１８がオンになることによりトランジスタ
２３がオンとなり、基準電子はダイオード２５の５分だ
けヒステリシスがつぐ。
電源の落ち込み時は、Ｑ点の電圧がトランジスタ２３１
７）Ｖ。８（コレクタ・エミッタ間電圧）分トトランジ
スタ２２の”ＢＰ分より下がるとトランジスタ２２がオ
フとなりトランジスタ１７が続いてオフになり、Ｒ点の
電圧が下がってコンデンサ２６はダイオード２４を通じ
て急速放電する。Ｐ点はダイオード２４の４分まで′屯
田が下がる。一方トランジスタ２２がオフになった時点
でトランジスタ２１のエミッタ電流は流れなくなりトラ
ンジスタ１８，１９．２３はオフとなり、出力端子１５
は正常動作電圧になる前にリセット信号が出力される。
７）Ｖ。８（コレクタ・エミッタ間電圧）分トトランジ
スタ２２の”ＢＰ分より下がるとトランジスタ２２がオ
フとなりトランジスタ１７が続いてオフになり、Ｒ点の
電圧が下がってコンデンサ２６はダイオード２４を通じ
て急速放電する。Ｐ点はダイオード２４の４分まで′屯
田が下がる。一方トランジスタ２２がオフになった時点
でトランジスタ２１のエミッタ電流は流れなくなりトラ
ンジスタ１８，１９．２３はオフとなり、出力端子１５
は正常動作電圧になる前にリセット信号が出力される。
また、トランジスタ２３のオフにより、基準電子はダイ
オード２５のＶＦ分に増える。
オード２５のＶＦ分に増える。
再び亀源電壬が正常になっても、Ｐへの電圧はダイオー
ド２４のＶ２分しかなく、一方基準電圧はこれよりも能
動素子数が多ｂダイオード２５の春分、トヲンジスタ２
２のＶ。Ｅ、分、そしてトランジスタ２１のＶＢＦ、分
となるため、その差を充電する間リセット端子にはリセ
ット信号が出力される。
ド２４のＶ２分しかなく、一方基準電圧はこれよりも能
動素子数が多ｂダイオード２５の春分、トヲンジスタ２
２のＶ。Ｅ、分、そしてトランジスタ２１のＶＢＦ、分
となるため、その差を充電する間リセット端子にはリセ
ット信号が出力される。
外部からリセット信号を受けたときは、トランジスタ１
６のオンに続キ、トランジスタ２０のオンによりコンデ
ンサ２６は放電され、トランジスタ２１．１９がオンに
なり、リセット信号が出力される。
６のオンに続キ、トランジスタ２０のオンによりコンデ
ンサ２６は放電され、トランジスタ２１．１９がオンに
なり、リセット信号が出力される。
このように、リセット信号受信時はもちろん、を源投入
時、瞬時停電等の電源１１１ ａＥの落ち込み時もプリ
ンタのヘッドや駆動源が破壊しないように、リセット信
号を出力できる。
時、瞬時停電等の電源１１１ ａＥの落ち込み時もプリ
ンタのヘッドや駆動源が破壊しないように、リセット信
号を出力できる。
なお、このリセット回路は厚膜混成集積回路により構成
され、プリンタコントロールボードに火袋される。
され、プリンタコントロールボードに火袋される。
発明の効果
以上のように、この発明のプリンタ装置は、ヘッドと駆
動源の過電流の連続通電による破壊について、システム
メーカは全く配慮なしであっても間部を生じることがな
く、まだ複数のシステムに適用する場合、トータルコス
トを下げることができるという効果がある。
動源の過電流の連続通電による破壊について、システム
メーカは全く配慮なしであっても間部を生じることがな
く、まだ複数のシステムに適用する場合、トータルコス
トを下げることができるという効果がある。
第１図は従来例のブロック図、第２図はこの発明の一′
寿施例のブロック図、第３図はその具体回路図である。 ３・・・プリンタコントロールボード、４・・・プリン
タメカ（ヘッド部）、７・・・リセット信号入力回路、
８・・・コンデンサ充放電回路、９・・・ヒステリシス
設定回路、１０・・・コンパレータ、１１・・・基準’
を圧発生回路、１２・・・電源室圧検出回；烙、１３・
・・出力回路、１４・・・入力端子、１５・・・出力端
子、１６〜２３・・・トランジスタ、２４．２５・・・
ダイオード、２６・・・コンデンサ、２７〜４６・・・
抵抗、４７・・・電源電圧端子
寿施例のブロック図、第３図はその具体回路図である。 ３・・・プリンタコントロールボード、４・・・プリン
タメカ（ヘッド部）、７・・・リセット信号入力回路、
８・・・コンデンサ充放電回路、９・・・ヒステリシス
設定回路、１０・・・コンパレータ、１１・・・基準’
を圧発生回路、１２・・・電源室圧検出回；烙、１３・
・・出力回路、１４・・・入力端子、１５・・・出力端
子、１６〜２３・・・トランジスタ、２４．２５・・・
ダイオード、２６・・・コンデンサ、２７〜４６・・・
抵抗、４７・・・電源電圧端子
Claims (1)
- 【特許請求の範囲】 （１） プリンタヘッド部と、このプリンタヘッド部
を駆動する電源と、前記プリンタヘッド部をオフにする
リセット回路とを備えたプリンタ装置。 （２） 前記リセット回路は前記プリンタヘッド部を
制御するマイクロコンピータ等が正常動作電圧纜なるま
で出力する特許請求の範囲第（１）項記載のプリンタ装
置。 （３） 前記電源の落ち込み時は前記プリンタヘッド
部を制御するマイクロコンピュータ等が正常動作゛峨王
になる１ｊＪに前記リセット回路が出力する特許請求の
範囲第（１）項または第（２）項記載のプリンタ装置。 （４） 前記リセット回路は、リセット信号久方回路
、コンデンサ充放電回路、ヒステリシス設定回路、基準
電圧発生回路、電源電圧検出回路、および出力回路で構
成される特許請求の範囲第（３１項記載のプリンタ装置
。 部） 前記コンデンサ充放′成凹略は、前記電源の落ち
込み時には充電電流制限抵抗のコンデンサに接続されて
いない側を低電位にし、さらにダイオードを充電電流制
限抵抗に並列に接続し、そのアノードをコンデンサの正
側に接続する特許請求の範囲第（４）項記載のプリンタ
装置。 （６） 前記基準電圧発生回路はダイオードの順方向
電工降下とトランジスタのベース、エミッタ間電圧を利
用して基準電位を定め、その電位を定める能動素子数は
、前記コンデンサ充放電回路の放電用に使用しているダ
イオードの数より多い特許請求の範囲第（５）項記載の
プリンタ装置。 （７） 前記リセット回路は厚膜混成集積回路により
構成されている特許請求の範囲＠Ｃ１）項。第（２）項
。 第（３）環９第（４）項、第（５）項まだは第（６）項
記載のプリンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019284A JPS59143669A (ja) | 1983-02-07 | 1983-02-07 | プリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019284A JPS59143669A (ja) | 1983-02-07 | 1983-02-07 | プリンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59143669A true JPS59143669A (ja) | 1984-08-17 |
| JPH0461783B2 JPH0461783B2 (ja) | 1992-10-02 |
Family
ID=11995141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58019284A Granted JPS59143669A (ja) | 1983-02-07 | 1983-02-07 | プリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143669A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152020A (en) * | 1981-03-16 | 1982-09-20 | Seiko Epson Corp | Power supply circuit for device with small sized printer |
| JPS57161914A (en) * | 1981-03-30 | 1982-10-05 | Brother Ind Ltd | Initializing device for electronic control device |
-
1983
- 1983-02-07 JP JP58019284A patent/JPS59143669A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152020A (en) * | 1981-03-16 | 1982-09-20 | Seiko Epson Corp | Power supply circuit for device with small sized printer |
| JPS57161914A (en) * | 1981-03-30 | 1982-10-05 | Brother Ind Ltd | Initializing device for electronic control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461783B2 (ja) | 1992-10-02 |
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