JPS59143331A - 半導体構造体 - Google Patents
半導体構造体Info
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- JPS59143331A JPS59143331A JP22862483A JP22862483A JPS59143331A JP S59143331 A JPS59143331 A JP S59143331A JP 22862483 A JP22862483 A JP 22862483A JP 22862483 A JP22862483 A JP 22862483A JP S59143331 A JPS59143331 A JP S59143331A
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は放射に耐える半導体デバイスに係り、更に具体
的に云うと本発明は放射に対して耐性を有する分離構造
体を備えた電界効果トランジスタ（ＦＥＴ ）デバイス
に係る。
的に云うと本発明は放射に対して耐性を有する分離構造
体を備えた電界効果トランジスタ（ＦＥＴ ）デバイス
に係る。
半導体デバイス、とりわけ金属−絶縁体−シリコン（Ｍ
ＩＳ）構造を有するデバイスは放射に対して敏感である
。金属−酸化物−シリコン（ＭＯＳ））ランジスタの様
なＭＩＳ構造体は、トランジスタのチャネル領域を通っ
て電流を流すために、デバイスの金属ゲート電極に印加
した信号によって超さねばならない閾値電圧によって特
徴付けられる。その様なデバイスは、宇宙空間に存在す
るあるいは核爆発時に存在する放射にさらされる場合、
主として放射によって誘起したデバイスの絶縁体におけ
る電荷の形成に起因する、例えば閾値電圧の様な電気的
特性の変化を呈する。これらの電荷は電界の影響の下で
、再結合するまで、あるいは絶縁体内部もしくは絶縁体
−シリコンの界面に存在する捕獲中心内に捕獲されるま
で移動する。
ＩＳ）構造を有するデバイスは放射に対して敏感である
。金属−酸化物−シリコン（ＭＯＳ））ランジスタの様
なＭＩＳ構造体は、トランジスタのチャネル領域を通っ
て電流を流すために、デバイスの金属ゲート電極に印加
した信号によって超さねばならない閾値電圧によって特
徴付けられる。その様なデバイスは、宇宙空間に存在す
るあるいは核爆発時に存在する放射にさらされる場合、
主として放射によって誘起したデバイスの絶縁体におけ
る電荷の形成に起因する、例えば閾値電圧の様な電気的
特性の変化を呈する。これらの電荷は電界の影響の下で
、再結合するまで、あるいは絶縁体内部もしくは絶縁体
−シリコンの界面に存在する捕獲中心内に捕獲されるま
で移動する。
殆どの場合、電子よりも多数の正孔が捕獲され、その結
果絶縁体内部には正の電荷ができる。ひいては、これに
よってＭＩＳ構造体の閾値電圧の変化を生じる。
果絶縁体内部には正の電荷ができる。ひいては、これに
よってＭＩＳ構造体の閾値電圧の変化を生じる。
ＭＯＳ集積回路は、通常基板及び隣接する金属構造体と
共にＭＩＳタイプのデバイスを形成する、基板に隣接す
る絶縁層よりなる分離構造体によって相互に分離した多
数の能動的ＦＥＴデバイスを有する。これらは通常酸る
条件の下において能動デバイス部の通常の動作に対して
有害な寄生構造となる不活性部分である。例えば、電離
放射の存在の下においては、放射をうける全ての絶縁層
において電荷が発生する。しかしながら、不活性部分の
絶縁層は能動部分の絶縁層よりもずっと厚いので、前者
に於いては後者に於けるより多量の電荷が発生し、捕獲
されるであろう。更に、能動部分の絶縁層に対して通常
印加されるバイアス電圧は、不活性部分の絶縁層に存在
する平均電圧よりもずっと高いので、寄生ＭＩＣ構造体
の閾値電圧に対するこれらの捕獲された電荷の効果は活
性ＭＩｓ構造体に対する場合よりもずっと犬である。
共にＭＩＳタイプのデバイスを形成する、基板に隣接す
る絶縁層よりなる分離構造体によって相互に分離した多
数の能動的ＦＥＴデバイスを有する。これらは通常酸る
条件の下において能動デバイス部の通常の動作に対して
有害な寄生構造となる不活性部分である。例えば、電離
放射の存在の下においては、放射をうける全ての絶縁層
において電荷が発生する。しかしながら、不活性部分の
絶縁層は能動部分の絶縁層よりもずっと厚いので、前者
に於いては後者に於けるより多量の電荷が発生し、捕獲
されるであろう。更に、能動部分の絶縁層に対して通常
印加されるバイアス電圧は、不活性部分の絶縁層に存在
する平均電圧よりもずっと高いので、寄生ＭＩＣ構造体
の閾値電圧に対するこれらの捕獲された電荷の効果は活
性ＭＩｓ構造体に対する場合よりもずっと犬である。
米国特許第３９９９２０９号明細書等に示される様に、
電離放射の存在に対して耐性を有するＭＩｓデバイスの
開発のための努力が多くなされてきた。
電離放射の存在に対して耐性を有するＭＩｓデバイスの
開発のための努力が多くなされてきた。
従来技術に於いては放射に対する耐性を増すために、能
動ＦＥＴデバイスの部分に特別なゲート絶縁構造体を設
けたデバイスが用いられている。
動ＦＥＴデバイスの部分に特別なゲート絶縁構造体を設
けたデバイスが用いられている。
しかしながら、従来技術に於いては、不活性デバイス部
分における放射によって生じた電離の効果を最小にする
だめの特別な要件を満足する特定の技法については全く
教示していない。上記の様にこれらの構造体は通常閾値
の変化に対してより敏感である。同時にそれら構造体は
能動ＦＥＴ部分のためのゲート絶縁材が満足させねばな
らない厚（３） さに対する制限をかならずしも有しない。多くの応用面
にＮ−チャネルＭＯ８（Ｎ−ＭＯＳ）が広（用いられて
きた事及びこのデバイスが電離放射に特別敏感である事
によって、放射性環境に於いて実質的に不変の電気的特
性を有する構造体が必要となった。Ｎ−ＭＯＳデバイス
は放射に対して耐性を有する分離構造体をうる必要性が
特に大きい。何故ならば、その正のゲート電位に起因し
て、発生した正孔が絶縁層一基板界面へ向って移動し、
そこにおいて正孔は基板の隣接部分における電子の空乏
状態を生じ、よって基板の下部のＰ型からＮ型への反転
を生じ、能動トランジスタ部同志の間のリーク電流を増
加する。
分における放射によって生じた電離の効果を最小にする
だめの特別な要件を満足する特定の技法については全く
教示していない。上記の様にこれらの構造体は通常閾値
の変化に対してより敏感である。同時にそれら構造体は
能動ＦＥＴ部分のためのゲート絶縁材が満足させねばな
らない厚（３） さに対する制限をかならずしも有しない。多くの応用面
にＮ−チャネルＭＯ８（Ｎ−ＭＯＳ）が広（用いられて
きた事及びこのデバイスが電離放射に特別敏感である事
によって、放射性環境に於いて実質的に不変の電気的特
性を有する構造体が必要となった。Ｎ−ＭＯＳデバイス
は放射に対して耐性を有する分離構造体をうる必要性が
特に大きい。何故ならば、その正のゲート電位に起因し
て、発生した正孔が絶縁層一基板界面へ向って移動し、
そこにおいて正孔は基板の隣接部分における電子の空乏
状態を生じ、よって基板の下部のＰ型からＮ型への反転
を生じ、能動トランジスタ部同志の間のリーク電流を増
加する。
以上からして本発明の目的は、能動ＦＥＴデバイスを電
気的に絶縁するための電離放射に対する改良された耐性
を有する半導体構造体を提供することにある。
気的に絶縁するための電離放射に対する改良された耐性
を有する半導体構造体を提供することにある。
本発明の他の目的は基板の不活性部分に複数の（４）
絶縁層（デバイスの電気的特性に対する放射の効果を最
少ならしめる様に予じめ選択された層）を含む半導体デ
バイスを提供する事にある。
少ならしめる様に予じめ選択された層）を含む半導体デ
バイスを提供する事にある。
本発明の更に他の目的はＮ−ＭＯＳデバイスのための耐
放射分離構造体を提供する事である。
放射分離構造体を提供する事である。
本発明は所定の導電型の半導体基板及び基板に隣接する
複数の絶縁層を含む、改良した電離放射に対する耐性を
有する、能動ＦＥＴ部を電気的に絶縁するだめの半導体
構造体を与える事によって上記の目的を達成するもので
ある。第１の絶縁層は基板と共に絶縁層一基板界面を形
成し、夫々の後に続いて設ける絶縁層はその隣接する絶
縁層と共に絶縁層−絶縁層界面を形成する。これらの界
面が、絶縁層において発生した電荷を捕獲できる捕獲中
心を形成する。各々の絶縁層の厚さ及び誘電率は、電離
放射の存在の下に於いて絶縁層内に発生した十分量の電
荷を捕獲するとともにそれらを絶縁層−絶縁層界面に於
いて電気的に中和し、基板−第１絶縁層界面に捕獲され
た残留電荷が基板の隣接部分に於いてその移動電荷キャ
リヤを空乏化して、それを反対の導電型の領域に反転す
るには十分でないものにする様に予じめ選択する。
複数の絶縁層を含む、改良した電離放射に対する耐性を
有する、能動ＦＥＴ部を電気的に絶縁するだめの半導体
構造体を与える事によって上記の目的を達成するもので
ある。第１の絶縁層は基板と共に絶縁層一基板界面を形
成し、夫々の後に続いて設ける絶縁層はその隣接する絶
縁層と共に絶縁層−絶縁層界面を形成する。これらの界
面が、絶縁層において発生した電荷を捕獲できる捕獲中
心を形成する。各々の絶縁層の厚さ及び誘電率は、電離
放射の存在の下に於いて絶縁層内に発生した十分量の電
荷を捕獲するとともにそれらを絶縁層−絶縁層界面に於
いて電気的に中和し、基板−第１絶縁層界面に捕獲され
た残留電荷が基板の隣接部分に於いてその移動電荷キャ
リヤを空乏化して、それを反対の導電型の領域に反転す
るには十分でないものにする様に予じめ選択する。
上記の第１の絶縁層及びその上に設ける第２の絶縁層の
厚さの比は各層のエネルギ帯域幅の比に略等しい事が好
ましい。能動ＦＥＴ部を電気的に分離する、本発明に従
う構造体を含むデバイスは、電離放射が存在してもリー
ク電流が実質的に増加しない状態で動作しうる。
厚さの比は各層のエネルギ帯域幅の比に略等しい事が好
ましい。能動ＦＥＴ部を電気的に分離する、本発明に従
う構造体を含むデバイスは、電離放射が存在してもリー
ク電流が実質的に増加しない状態で動作しうる。
第１図に本発明に従って作った半導体構造体の断面図を
示す。
示す。
半導体基板１０上に２つの能動ＦＥＴ部１２及び１８を
有している。能動トランジスタ部１２はソース領域１６
、チャネル領域１４、ドレイン領域１５、ゲート絶縁層
１６及びゲート電極１７を有している。能動トランジス
タ部１８はソース領域１９、チャネル領域２０、ドレイ
ン領域２１、ゲート絶縁層２２及びゲート電極２ろを有
している。トランジスタ部１２及び１８の間にこれらの
トランジスタ部を電気的に絶縁するための不活性半導体
部２４がある。絶縁構造体２５が不活性半導体部２４及
び能動部１２及び１８の部分に隣接して設けられている
。ゲート電極２８が絶縁構造体２５に隣接して設けられ
ている。構造体２５はフィールド絶縁構造体と称せられ
る。（単層の二酸化シリコンからなる場合には、フィー
ルド酸化物と称せられる。）それは本発明の教示に従っ
て複数の絶縁層からなる。このフィールド絶縁構造体は
、能動部分１２．１８のためのゲート絶縁層１６．２２
の厚さよりもずっと厚い。構造体２５の厚さの典型例は
ゲート絶縁層１６．１８の厚さの２０倍のオーダーであ
る。ゲート電極２８はフィールド絶縁構造体の上を通る
電気的に導電性のパターンを示す。電極２Ｂ、絶縁構造
体２５及び半導体基板１０よりなる構造体はＦＥＴ部１
２．１８の間のＭＩＳタイプの構造体をなす。本発明の
一実施例に於いては、準絶縁性（Ｓｅｍｉ−（７） ｉｎｓｕｌａｔｉｎｇ）の半導体基板１０はＰ導電型の
シリコンであり、領域１３．１５．１９及び２１はＮ導
電型であり、ゲート絶縁層１６及び２２はＳ ｉＯ２層
であり、フィールド絶縁構造体２５はＳ １０２層２６
及びＳｉ３Ｎ４層２７からなっている。
有している。能動トランジスタ部１２はソース領域１６
、チャネル領域１４、ドレイン領域１５、ゲート絶縁層
１６及びゲート電極１７を有している。能動トランジス
タ部１８はソース領域１９、チャネル領域２０、ドレイ
ン領域２１、ゲート絶縁層２２及びゲート電極２ろを有
している。トランジスタ部１２及び１８の間にこれらの
トランジスタ部を電気的に絶縁するための不活性半導体
部２４がある。絶縁構造体２５が不活性半導体部２４及
び能動部１２及び１８の部分に隣接して設けられている
。ゲート電極２８が絶縁構造体２５に隣接して設けられ
ている。構造体２５はフィールド絶縁構造体と称せられ
る。（単層の二酸化シリコンからなる場合には、フィー
ルド酸化物と称せられる。）それは本発明の教示に従っ
て複数の絶縁層からなる。このフィールド絶縁構造体は
、能動部分１２．１８のためのゲート絶縁層１６．２２
の厚さよりもずっと厚い。構造体２５の厚さの典型例は
ゲート絶縁層１６．１８の厚さの２０倍のオーダーであ
る。ゲート電極２８はフィールド絶縁構造体の上を通る
電気的に導電性のパターンを示す。電極２Ｂ、絶縁構造
体２５及び半導体基板１０よりなる構造体はＦＥＴ部１
２．１８の間のＭＩＳタイプの構造体をなす。本発明の
一実施例に於いては、準絶縁性（Ｓｅｍｉ−（７） ｉｎｓｕｌａｔｉｎｇ）の半導体基板１０はＰ導電型の
シリコンであり、領域１３．１５．１９及び２１はＮ導
電型であり、ゲート絶縁層１６及び２２はＳ ｉＯ２層
であり、フィールド絶縁構造体２５はＳ １０２層２６
及びＳｉ３Ｎ４層２７からなっている。
ここでは主としてＮチャネル・デバイスを取り扱うが、
Ｎ型及びＰ型の両デバイスの製造に同じ原理を適用しう
る。Ｎチャネル・デバイスは前述の様に放射に対して非
常に敏感であるので、実施例として取り上げた。同様に
シリコン基板及び絶縁層の少くとも１つとして５１０２
を用いるデバイスに説明が集中しているが、この材料の
組合せに本−発明は限定されない事を理解されたい。
Ｎ型及びＰ型の両デバイスの製造に同じ原理を適用しう
る。Ｎチャネル・デバイスは前述の様に放射に対して非
常に敏感であるので、実施例として取り上げた。同様に
シリコン基板及び絶縁層の少くとも１つとして５１０２
を用いるデバイスに説明が集中しているが、この材料の
組合せに本−発明は限定されない事を理解されたい。
概して、全てのＭＩＳ型の構造体は電離放射が存在する
と変化を呈する。その間値電圧が変化して、結果的に生
じる閾値電圧シフトΔＶＴ は次式％式％ ここでＫは比例定数、εは絶縁層の誘電率、（８） ｔ は絶縁層（単一層の絶縁層と仮定）の厚さ、Ｄは放
射ドーズ量及びγは絶縁層に捕獲された電荷の分数量で
ある。
と変化を呈する。その間値電圧が変化して、結果的に生
じる閾値電圧シフトΔＶＴ は次式％式％ ここでＫは比例定数、εは絶縁層の誘電率、（８） ｔ は絶縁層（単一層の絶縁層と仮定）の厚さ、Ｄは放
射ドーズ量及びγは絶縁層に捕獲された電荷の分数量で
ある。
この式は絶縁層の厚さと電離放射が存在する場合に生じ
る閾値電圧シフトとの密接な関係を示す。
る閾値電圧シフトとの密接な関係を示す。
しかし、例えば第１図に示す本発明に従って作られたデ
バイスは電離放射によって従来のデバイスが影響された
場合と比べて、はとんど影響をうけない。これは、所定
の厚さ及び所定の誘電率を有する複数の絶縁層を用いる
絶縁構造体の構成によるものである。この改良点は第２
図に於いてより詳細に示される。第２図は第１図のｐ、
−ｐ、！線Ｂ −Ｂ′線に沿って示す断面図であって、
電離放射６３が存在する場合の２つの能動ＦＥＴ部の間
の断面図である。
バイスは電離放射によって従来のデバイスが影響された
場合と比べて、はとんど影響をうけない。これは、所定
の厚さ及び所定の誘電率を有する複数の絶縁層を用いる
絶縁構造体の構成によるものである。この改良点は第２
図に於いてより詳細に示される。第２図は第１図のｐ、
−ｐ、！線Ｂ −Ｂ′線に沿って示す断面図であって、
電離放射６３が存在する場合の２つの能動ＦＥＴ部の間
の断面図である。
正のゲート・バイアス＋Ｖが印加された状態で第２図に
示す構造体にドーズ量りの放射３２が衝撃される場合、
正孔が層２６内に形成されて、シリコンー二酸化シリコ
ン界面２９へ移動する。そこに於いて正孔の分数量γ１
が捕獲され、残りの正孔は再結合する。界面２９に捕
獲された正孔による電荷は次式で示される。
示す構造体にドーズ量りの放射３２が衝撃される場合、
正孔が層２６内に形成されて、シリコンー二酸化シリコ
ン界面２９へ移動する。そこに於いて正孔の分数量γ１
が捕獲され、残りの正孔は再結合する。界面２９に捕
獲された正孔による電荷は次式で示される。
＋
Ｑｌ−γ１ＫｏＸＤＴｏｘ
ここでＫ はＳ ＋ ０２に関する比例定数、ＴｏＸＸ
はＳ ｒ Ｏ２層２６の厚さである。Ｓ 】０２ Ｓ
ｌ ３ Ｎ４界面３０の存在の故に、再結合をのがれ
た放射によって発生した漂遊電子が界面３０に捕獲され
、下記式で示される電荷Ｑ〒を生じる。
ｌ ３ Ｎ４界面３０の存在の故に、再結合をのがれ
た放射によって発生した漂遊電子が界面３０に捕獲され
、下記式で示される電荷Ｑ〒を生じる。
Ｑｌ−γ２ＫｏｘＤＴｏＸ
ここでγ２は８１０２層２６における電子の分数量（γ
２く１）である。正孔及び電子の異った界面捕獲確率の
故にＴ 及びγ２は通常具った値であす る。
２く１）である。正孔及び電子の異った界面捕獲確率の
故にＴ 及びγ２は通常具った値であす る。
Ｓｉ３Ｎ４層における放射効果も同様の効果である。そ
の内部において発生した正孔は５ｉ３Ｎ４−８ ＩＯ２
界面３Ｄへ移動し、そこで捕獲され、電子はゲート電極
２８へ移動して、そこで捕集される。
の内部において発生した正孔は５ｉ３Ｎ４−８ ＩＯ２
界面３Ｄへ移動し、そこで捕獲され、電子はゲート電極
２８へ移動して、そこで捕集される。
捕獲した正孔による重荷は次式で示される。
十−
Ｏ２−γ２〜ＤＴＮ
ここでγ３は８ｉ３Ｎ４層における正孔の分数量ＫＮは
Ｓｉ３Ｎ４に対する比例定数、ＴＮはＳｉ３Ｎ４層２７
の厚さである。
Ｓｉ３Ｎ４に対する比例定数、ＴＮはＳｉ３Ｎ４層２７
の厚さである。
二重誘電構造体２５における閾値電圧シフト（比較の為
に、等価のＳ ｉｏ ２厚さの単一絶縁層の閾値電圧シ
フト（ΔＶ ）を次式によって示す。
に、等価のＳ ｉｏ ２厚さの単一絶縁層の閾値電圧シ
フト（ΔＶ ）を次式によって示す。
Ｔ、ＳＤ
Ｋ Ｔ ２
ΔＶ−−γｏｘ ｏｘ、ｅｑｕ、 ；＝Ｔ、ＳＤ
Ｉ Ｘ （１１） もしも、等価の単一（Ｓ ｒ ０２ ）構造体に対する
二重誘電体構造体（ＳｉＯ２−８ｉ３Ｎ４）のハードニ
ング（ｈａｒｄｅｎｉｎｇ）効率（相対的な耐放射効率
）が次式で定義されるならば、 ′ｖＴ、 ＳＤ ”Ｔ、 ＳＤ二重誘電構造体
２５に対する閾値電圧シフトが０である場合、最大ハー
ドニング効率はＨ＝１である。放射ドーズ量りに依存し
ないハードニング効率Ｈは、層厚さ比ｚ−Ｎ−とすると
、次式で示すことができる。 。Ｘ ”１ １ ｏｘ ’Ｎ（１２） ２９０°のＳｉ０層及び６２０＾のＳｔ Ｎ 層よ
２ ３４ りなる絶縁構造体（この組合せは４７３大の単一のＳ
ｒ ０２層と電気的に等価）を用いた本発明に従って構
成したテスト用の半導体構造体を１０４Ｒａｄｓの領域
において種々のドーズ量レベルの６０Ｃ放射にさらした
。そして閾値電圧の変化をテストした。結果として測定
された閾値電圧シフトはわずか４０ １００ ｍＶであ
った。全体がＳｊＯからなる厚さがおよそ４５０大の本
発明の教示に従って形成された絶縁構造体を有する半導
体デバイスは、同じ放射ドーズ量にさらした場合、９７
０ ｍＶに近い閾値のシフトを呈した。
Ｉ Ｘ （１１） もしも、等価の単一（Ｓ ｒ ０２ ）構造体に対する
二重誘電体構造体（ＳｉＯ２−８ｉ３Ｎ４）のハードニ
ング（ｈａｒｄｅｎｉｎｇ）効率（相対的な耐放射効率
）が次式で定義されるならば、 ′ｖＴ、 ＳＤ ”Ｔ、 ＳＤ二重誘電構造体
２５に対する閾値電圧シフトが０である場合、最大ハー
ドニング効率はＨ＝１である。放射ドーズ量りに依存し
ないハードニング効率Ｈは、層厚さ比ｚ−Ｎ−とすると
、次式で示すことができる。 。Ｘ ”１ １ ｏｘ ’Ｎ（１２） ２９０°のＳｉ０層及び６２０＾のＳｔ Ｎ 層よ
２ ３４ りなる絶縁構造体（この組合せは４７３大の単一のＳ
ｒ ０２層と電気的に等価）を用いた本発明に従って構
成したテスト用の半導体構造体を１０４Ｒａｄｓの領域
において種々のドーズ量レベルの６０Ｃ放射にさらした
。そして閾値電圧の変化をテストした。結果として測定
された閾値電圧シフトはわずか４０ １００ ｍＶであ
った。全体がＳｊＯからなる厚さがおよそ４５０大の本
発明の教示に従って形成された絶縁構造体を有する半導
体デバイスは、同じ放射ドーズ量にさらした場合、９７
０ ｍＶに近い閾値のシフトを呈した。
第３図に於いて、２つの絶縁層（２５及び２６）に関す
る厚さの比の関数として、第１図に示すデバイスのハー
ドニング効率を示す。
る厚さの比の関数として、第１図に示すデバイスのハー
ドニング効率を示す。
最大のハードニング効率は次の式に従って２つの絶縁層
の相対的厚さを適当に選択する事によりて得る事ができ
る。
の相対的厚さを適当に選択する事によりて得る事ができ
る。
最大効率Ｈは、
ハードニング効率は、再結合が無視しうる程度であって
、全ての放射誘起電荷が界面に於いて捕獲される、場合
には最小である。
、全ての放射誘起電荷が界面に於いて捕獲される、場合
には最小である。
よって、
ｒｌ−ｒ２−ｒ６−１
Ｘ −□００．６３
ＫＮ
である。
より現実的な事例に於いて、γ１＝０．２５及びγ２二
γ３−１である場合、 ＯＸ である。
γ３−１である場合、 ＯＸ である。
第４図に於いて、より高いハードニング効率ヲ達成しう
る本発明の他の実施例を示す。これは、第４図の絶縁構
造体３５が６つの絶縁層を有する点を除けば第２図の構
造体と同じ構造体である。
る本発明の他の実施例を示す。これは、第４図の絶縁構
造体３５が６つの絶縁層を有する点を除けば第２図の構
造体と同じ構造体である。
Ｓ ｒ ０２層２６（熱成長層であってよい）、５ｉ３
Ｎ４（１５） 層２７（蒸着プロセスで形成しうる）及び任意のＳｉＯ
層４０（蒸着プロセスで形成しうる）が用いられる。こ
の構造体は付加的な絶縁層−絶縁層界面４１を有し、該
界面がもし欠如するとデバイスの閾値電圧シフトに寄与
するであろうところの付加的な電荷を該界面は捕獲し、
その電荷の効果るならば、生じる閾値のシストはＱ＋の
みにょって生じ、次式で示される。
Ｎ４（１５） 層２７（蒸着プロセスで形成しうる）及び任意のＳｉＯ
層４０（蒸着プロセスで形成しうる）が用いられる。こ
の構造体は付加的な絶縁層−絶縁層界面４１を有し、該
界面がもし欠如するとデバイスの閾値電圧シフトに寄与
するであろうところの付加的な電荷を該界面は捕獲し、
その電荷の効果るならば、生じる閾値のシストはＱ＋の
みにょって生じ、次式で示される。
よって、第４図に示す構造体のハードニング効・率は次
式で示される。
式で示される。
（１６）
ｍ層のＳ ｉＯ２層及びｎ層の５１３Ｎ４を交互に用い
た絶縁構造体を用いるより一般的な事例に於いては、ハ
ードニング効率の最も悪い値は下記の式によって示され
る。
た絶縁構造体を用いるより一般的な事例に於いては、ハ
ードニング効率の最も悪い値は下記の式によって示され
る。
（なお、これらの材料に関して誘電定数の比は材のエネ
ルギ帯域幅の比が逆比例するので、
ルギ帯域幅の比が逆比例するので、
第１図は本発明に従って形成した半導体構造体を示す図
、第２図は第１図の構造体の部分の断面図、第３図はハ
ードニング効率を示す図、第４図は他の半導体構造体の
断面図である。 １０・・・・半導体基板、１２．１８・・・・能動トラ
ンジスタ部、１３．１９・・・・ソース領域、１４．２
０・・・・チャネル領域、１５．２１・・・・ドレイン
領域、１６．２２・・・・ゲート絶縁層、１７．２３・
・・・ゲート電極、２４・・・・不活性半導体部、絶縁
構造体２５．２８・・・・ゲート電極。 出願人 インタ１陀佃カル・ビジネス・マシーンズ・
コーポレーション（１９） ジュニア アメリカ合衆国バーモント州エ セックス・ジャンクション・ア ルダプルツク・ロード１番地 １６３−
、第２図は第１図の構造体の部分の断面図、第３図はハ
ードニング効率を示す図、第４図は他の半導体構造体の
断面図である。 １０・・・・半導体基板、１２．１８・・・・能動トラ
ンジスタ部、１３．１９・・・・ソース領域、１４．２
０・・・・チャネル領域、１５．２１・・・・ドレイン
領域、１６．２２・・・・ゲート絶縁層、１７．２３・
・・・ゲート電極、２４・・・・不活性半導体部、絶縁
構造体２５．２８・・・・ゲート電極。 出願人 インタ１陀佃カル・ビジネス・マシーンズ・
コーポレーション（１９） ジュニア アメリカ合衆国バーモント州エ セックス・ジャンクション・ア ルダプルツク・ロード１番地 １６３−
Claims (1)
- 【特許請求の範囲】 下記構成を有する半導体構造体。 （イ）所定の導電型の半導体基板。 （ロ）上記半導体基板に隣接して設けた第１の絶縁層で
あって、上記半導体基板との間に絶縁層一基板界面を形
成するもの。 （ハ）上記第１の絶縁層に隣接して設けた第２の絶縁層
であって、上記第１の絶縁層との間に絶縁層−絶縁層界
面を形成するもの。 に）上記第１及び第２の絶縁層の厚さ及び誘電率は、上
記半導体構造体が電離放射の衝撃をうけた状態に於いて
、上記絶縁層内に発生した電荷を上記絶縁層−絶縁層界
面に於いて捕獲し且つ電気的に中和し、上記絶縁層一基
板界面に於いて捕獲した残留電荷が、上記基板の隣接部
分に於いて移動電荷キャリヤを空乏化して上記部分を反
対導電型の領域に反転するには不十分となる様に設定さ
れている事。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46228283A | 1983-01-31 | 1983-01-31 | |
| US462282 | 1983-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143331A true JPS59143331A (ja) | 1984-08-16 |
Family
ID=23835870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22862483A Pending JPS59143331A (ja) | 1983-01-31 | 1983-12-05 | 半導体構造体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0115035B1 (ja) |
| JP (1) | JPS59143331A (ja) |
| DE (1) | DE3378606D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640428B1 (fr) * | 1988-12-09 | 1992-10-30 | Thomson Csf | Procede de durcissement vis-a-vis des rayonnements ionisants de composants electroniques actifs, et composants durcis de grandes dimensions |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042945A (en) * | 1974-02-28 | 1977-08-16 | Westinghouse Electric Corporation | N-channel MOS transistor |
| DE3163340D1 (en) * | 1980-01-29 | 1984-06-07 | Nec Corp | Semiconductor device |
| US4364779A (en) * | 1980-08-04 | 1982-12-21 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices including double annealing steps for radiation hardening |
| EP0078318A4 (en) * | 1981-05-11 | 1983-06-24 | Ncr Corp | SEMICONDUCTOR MEMORY ARRANGEMENT WITH VARIABLE THRESHOLD. |
-
1983
- 1983-12-05 JP JP22862483A patent/JPS59143331A/ja active Pending
- 1983-12-21 EP EP19830112888 patent/EP0115035B1/en not_active Expired
- 1983-12-21 DE DE8383112888T patent/DE3378606D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0115035B1 (en) | 1988-11-30 |
| EP0115035A2 (en) | 1984-08-08 |
| EP0115035A3 (en) | 1986-01-29 |
| DE3378606D1 (en) | 1989-01-05 |
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