JPS59139189A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS59139189A JPS59139189A JP58009870A JP987083A JPS59139189A JP S59139189 A JPS59139189 A JP S59139189A JP 58009870 A JP58009870 A JP 58009870A JP 987083 A JP987083 A JP 987083A JP S59139189 A JPS59139189 A JP S59139189A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- switch
- logic
- power
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、本体に収容可能な増設用メモリのふたを電源
スッチと連動ぎせ、かつ上記電源スィッチを通常の電源
スイ・ンチよりも優先させ、ふたの開放を可能にしたと
きは通常の電源スィッチのオンを無効にすることができ
るようにした電子機器に関する。
スッチと連動ぎせ、かつ上記電源スィッチを通常の電源
スイ・ンチよりも優先させ、ふたの開放を可能にしたと
きは通常の電源スィッチのオンを無効にすることができ
るようにした電子機器に関する。
従来技術
従来、計部機等の増設用のメモリ等を本体内へ格納しよ
うとするとき、または本体から取り出そうとするときに
は、誤着脱による電気的短絡を避けるために、本体の電
源スィッチをいったんオフにしてから着脱を実施してい
た。
うとするとき、または本体から取り出そうとするときに
は、誤着脱による電気的短絡を避けるために、本体の電
源スィッチをいったんオフにしてから着脱を実施してい
た。
しかしながら１日常の業務においては、このように電源
をオフにしてからメモリの着脱を行うという操作を忘れ
てしまいがちであり、電源を投入したまま、増設用メモ
リ等の％説を実行してしまうこともあり、これによって
、電子機器や素子を破損してしまうことが多々あった。
をオフにしてからメモリの着脱を行うという操作を忘れ
てしまいがちであり、電源を投入したまま、増設用メモ
リ等の％説を実行してしまうこともあり、これによって
、電子機器や素子を破損してしまうことが多々あった。
目 的
本発明の目的は、上述した欠点を除去するべく、計算機
本体に設けた増設用メモリ等のふたの開閉を制御するス
イッチを設け、このスイッチのオン／オフに応動して電
源の投入／遮断を行い、かつ通常の電源スィッチの無効
、有効をも制御可能にした電子機器を提供することにあ
る。
本体に設けた増設用メモリ等のふたの開閉を制御するス
イッチを設け、このスイッチのオン／オフに応動して電
源の投入／遮断を行い、かつ通常の電源スィッチの無効
、有効をも制御可能にした電子機器を提供することにあ
る。
実施例
以下に、図面を参照して本発明の詳細な説明する。
第１図は本発明による電子機器の回路構成の一例を示し
、ここでＳＷＩは通常の電源投入キースイッチ、ＳＷ２
は通常の電源遮断キースイッチ、ＳＷ３は計算機本体Ｈ
Ｔに設けた増設用メモリＭＥＨの収納用ふたＦＴの開閉
の制御および上記通常の電源投入キースイッチＳｉＷ＋
の制御を行うスイッチである。Ｇｌはオアゲー）、ＩＮ
Ｖはインバータ、Ｄはオア用ダイオード、Ｒ１，Ｒ２は
抵抗、Ｖｃｃは電源である。ＣＰＵは計算機本体ＨＴ内
に収容されているマイクロコンピュータである。
、ここでＳＷＩは通常の電源投入キースイッチ、ＳＷ２
は通常の電源遮断キースイッチ、ＳＷ３は計算機本体Ｈ
Ｔに設けた増設用メモリＭＥＨの収納用ふたＦＴの開閉
の制御および上記通常の電源投入キースイッチＳｉＷ＋
の制御を行うスイッチである。Ｇｌはオアゲー）、ＩＮ
Ｖはインバータ、Ｄはオア用ダイオード、Ｒ１，Ｒ２は
抵抗、Ｖｃｃは電源である。ＣＰＵは計算機本体ＨＴ内
に収容されているマイクロコンピュータである。
ここで、通常の動作について説明すると、電源投入キー
スイッチＳＷＩを押し下げることにより、信号線す１の
信号はロジック°′０“°となり、２人カオアゲートＧ
１の入力端子へ入力される。このオアゲートＧ１の他方
の入力端子は、通常はロジック゛′０°゛となっており
、オアゲートＧ１の出力信号縁立２上の信号はロジック
°°０”′となり、マイクロコンピュータＣＰＵの入力
端子へ電源投入キースイッチＳＷＩが人力されたことを
知らせて、この電子機器のシステノ・を起動させる。
スイッチＳＷＩを押し下げることにより、信号線す１の
信号はロジック°′０“°となり、２人カオアゲートＧ
１の入力端子へ入力される。このオアゲートＧ１の他方
の入力端子は、通常はロジック゛′０°゛となっており
、オアゲートＧ１の出力信号縁立２上の信号はロジック
°°０”′となり、マイクロコンピュータＣＰＵの入力
端子へ電源投入キースイッチＳＷＩが人力されたことを
知らせて、この電子機器のシステノ・を起動させる。
逆に電源を切断するときには、電源遮断キースイッチＳ
Ｗ２を押し下げることによって、電源投入キースイッチ
ＳＷＩ と同時にロジック°“０゛の信号を信号縁立３
よりマイクロクンピユータＣＰＵへ送出して、電源切断
を実行する。
Ｗ２を押し下げることによって、電源投入キースイッチ
ＳＷＩ と同時にロジック°“０゛の信号を信号縁立３
よりマイクロクンピユータＣＰＵへ送出して、電源切断
を実行する。
さて、ここで、増設用メモリＭＥＮの着脱について説明
する。通常はふたＦＴが閉じており、この状態において
は、スイッチＳＷ３オン状態にあり、信号縁立４上の信
号はロジック゛０′°となっている。ところが、増設用
メモリＭＥＨの着脱時には、スイッチＳＷ３をオフとす
ることにより機械的にふたＦＴをあけることができ、信
号縁立４上の信号は電源Ｖｃｃに高められてロジック゛
１°゛となる。この信号縁立４はインバータＩＮＶの入
力端子に接続され、このインバータＩＮＶの出力端子は
ロジック゛０”となり、このロジック゛°０′′が信号
縁立５、］二に現われる。
する。通常はふたＦＴが閉じており、この状態において
は、スイッチＳＷ３オン状態にあり、信号縁立４上の信
号はロジック゛０′°となっている。ところが、増設用
メモリＭＥＨの着脱時には、スイッチＳＷ３をオフとす
ることにより機械的にふたＦＴをあけることができ、信
号縁立４上の信号は電源Ｖｃｃに高められてロジック゛
１°゛となる。この信号縁立４はインバータＩＮＶの入
力端子に接続され、このインバータＩＮＶの出力端子は
ロジック゛０”となり、このロジック゛°０′′が信号
縁立５、］二に現われる。
従って、この状態はスイッチＳＷ２からロジック′“０
パを入力したことと同じとなり、すなわち電源切断を実
行したことになる。さらに前記信号縁立４上の信号はオ
アゲートＣＩの入力端子へ接続されており、この状態に
おいては、オアゲートＧ１のロジック°゛１パとなり電
源投入キースイッチＳＷＩよりの入力信号を禁止（無効
）とする。
パを入力したことと同じとなり、すなわち電源切断を実
行したことになる。さらに前記信号縁立４上の信号はオ
アゲートＣＩの入力端子へ接続されており、この状態に
おいては、オアゲートＧ１のロジック°゛１パとなり電
源投入キースイッチＳＷＩよりの入力信号を禁止（無効
）とする。
効 果
以上述べたように、本発明においては、通常電源スィッ
チのオン／オフを気にすることなく、増設用メモリ等の
着脱を実施することができ、電子機器の電気的破損を防
止することのできる電子機器を提供することができる。
チのオン／オフを気にすることなく、増設用メモリ等の
着脱を実施することができ、電子機器の電気的破損を防
止することのできる電子機器を提供することができる。
第１図は本発明電子機器の構成を示す回路図である。
ＳＷＩ・・・電源投入キースイッチ、
ＳＷ２・・・電源遮断キースイッチ、
ＳＷ３・・・・・・・・・スライドスイッチ、Ｒ１，Ｒ
２・・・抵抗、 Ｇ１・・・２人力オアゲート、 ＴＮＶ・・・インバータ、 Ｄ・・・オア用ダイオード、 Ｖｃｃ・・・電源、 文１〜文５・・・信号線、 ＨＴ・・・計算機本体、 ＦＴ・・・ふた、 ＨＥＭ・・・増設用メモリ。
２・・・抵抗、 Ｇ１・・・２人力オアゲート、 ＴＮＶ・・・インバータ、 Ｄ・・・オア用ダイオード、 Ｖｃｃ・・・電源、 文１〜文５・・・信号線、 ＨＴ・・・計算機本体、 ＦＴ・・・ふた、 ＨＥＭ・・・増設用メモリ。
Claims (1)
- 第１の電源スイ・ンチと、本体に増設用メモリを収納可
能となし、−当該収容された増設用メモリを固定するふ
たと、前記ふたの開放と電源をオフにする第２の電源ス
ィッチと前記第２の電源スイッ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58009870A JPS59139189A (ja) | 1983-01-26 | 1983-01-26 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58009870A JPS59139189A (ja) | 1983-01-26 | 1983-01-26 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139189A true JPS59139189A (ja) | 1984-08-09 |
Family
ID=11732172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58009870A Pending JPS59139189A (ja) | 1983-01-26 | 1983-01-26 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139189A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189929U (ja) * | 1984-11-05 | 1986-06-11 | ||
| JPS61192324U (ja) * | 1985-05-21 | 1986-11-29 | ||
| JPS61192325U (ja) * | 1985-05-21 | 1986-11-29 |
-
1983
- 1983-01-26 JP JP58009870A patent/JPS59139189A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189929U (ja) * | 1984-11-05 | 1986-06-11 | ||
| JPH0413704Y2 (ja) * | 1984-11-05 | 1992-03-30 | ||
| JPS61192324U (ja) * | 1985-05-21 | 1986-11-29 | ||
| JPS61192325U (ja) * | 1985-05-21 | 1986-11-29 |
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