JPS59138124A - 分周回路 - Google Patents
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- JPS59138124A JPS59138124A JP1155783A JP1155783A JPS59138124A JP S59138124 A JPS59138124 A JP S59138124A JP 1155783 A JP1155783 A JP 1155783A JP 1155783 A JP1155783 A JP 1155783A JP S59138124 A JPS59138124 A JP S59138124A
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/898—Regeneration of colour television signals using frequency multiplication of the reproduced colour signal carrier with another auxiliary reproduced signal, e.g. a pilot signal carrier
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- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/82—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only
- H04N9/83—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal
- H04N9/84—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal the recorded signal showing a feature, which is different in adjacent track parts, e.g. different phase or frequency
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は分周回路に係り、特に家庭用ＶＴＲの色信号処
理回路に用いられるＰＬＬ 、周波数ディスクリミネー
タなどに好適な分周回路に関する。
理回路に用いられるＰＬＬ 、周波数ディスクリミネー
タなどに好適な分周回路に関する。
周知のように、家庭用ＶＴＲの急速な普及にはその低コ
スト化、小形・軽量化が大きな貢献をしている。この低
コスト化、小形化の主要因の１つに、電気回路の集積回
路（ＩＣ）化が挙げられる。ＶＨ８方式ＶＴＲ，を例に
とれば、ＮＴＳＣ信号を記録再生するＶＴＲでは、信号
回路は数個のＬＳＩで構成されるまでになっている。特
に色信号回路では、１個のＬＳＩで信号処理のすべてが
行なえるようになっており、低コスト化、小形化に著し
く寄与している。これに対し、ＰＡＬ信号用ＶＴＲでは
、色信号処理の一部が外付は回路で行なわれており、こ
の部分に高価な部品も用いられており・、低コスト化、
小形化が十分でない。
スト化、小形・軽量化が大きな貢献をしている。この低
コスト化、小形化の主要因の１つに、電気回路の集積回
路（ＩＣ）化が挙げられる。ＶＨ８方式ＶＴＲ，を例に
とれば、ＮＴＳＣ信号を記録再生するＶＴＲでは、信号
回路は数個のＬＳＩで構成されるまでになっている。特
に色信号回路では、１個のＬＳＩで信号処理のすべてが
行なえるようになっており、低コスト化、小形化に著し
く寄与している。これに対し、ＰＡＬ信号用ＶＴＲでは
、色信号処理の一部が外付は回路で行なわれており、こ
の部分に高価な部品も用いられており・、低コスト化、
小形化が十分でない。
こねは以下に説明するような理由による。
ＮＴＳＣ信号用の色信号処理回路の記録時のブロック図
を第１図に示す。ビデオ信号からバンドパスフィルタ（
ＢＰＦ）で色信号が分離され、入力端子１から入力され
る。自動色飽和度調整回路（ＡＣＣ） ５でバーストの
レベルが一定の値になるように制御される。このＡＣＣ
５の出力の一方からバースト分離回路９でバーストを分
離し、第１の位相比較器１０に入力する。中心周波数が
ｆＢｃ（ｆｓｃ ：色軸搬送波周波数で３．５７９５４
５ＭＨ２）の第１の電圧制御形発揚器（ＶＣＯ） １１
の周波数が、人力色信号の副搬送波周波数と同一になる
ようにこの第１の位相比較器１０で制御される。一方、
中心周波数が１６０ｆＨ（ｆｏ ：水平走査周波数で１
５．７５４ ＫＨｚ ）の第２のＶ■１６の周波数が、
第２の入力端子２から人力されるビデオ信号から分離さ
れた水平同期信号周波数の１６０倍になるよう御される
。
を第１図に示す。ビデオ信号からバンドパスフィルタ（
ＢＰＦ）で色信号が分離され、入力端子１から入力され
る。自動色飽和度調整回路（ＡＣＣ） ５でバーストの
レベルが一定の値になるように制御される。このＡＣＣ
５の出力の一方からバースト分離回路９でバーストを分
離し、第１の位相比較器１０に入力する。中心周波数が
ｆＢｃ（ｆｓｃ ：色軸搬送波周波数で３．５７９５４
５ＭＨ２）の第１の電圧制御形発揚器（ＶＣＯ） １１
の周波数が、人力色信号の副搬送波周波数と同一になる
ようにこの第１の位相比較器１０で制御される。一方、
中心周波数が１６０ｆＨ（ｆｏ ：水平走査周波数で１
５．７５４ ＫＨｚ ）の第２のＶ■１６の周波数が、
第２の入力端子２から人力されるビデオ信号から分離さ
れた水平同期信号周波数の１６０倍になるよう御される
。
この第２のｖｃＯ１６の出力は、１分周回路１５で１分
周され、９０°ずつ位相の異なる４つのパルス信号（周
波数はａｏｆｏ ）が得られる。４相ロジック回路１４
は、１Ｈごとに９０°ずつ位相が変化するように４つの
パルス信号を切換えて出力する。
周され、９０°ずつ位相の異なる４つのパルス信号（周
波数はａｏｆｏ ）が得られる。４相ロジック回路１４
は、１Ｈごとに９０°ずつ位相が変化するように４つの
パルス信号を切換えて出力する。
第３の入力端子３から入力されるヘッドパルスで、フィ
ールド毎に、この位相の変化が進む方向になるのと、遅
れる方向になるように制御される。このようにして、Ｈ
毎に９０°進相、または９０°遅相する４０ｆＨ信号が
得られる。サブコンバーター２で第１のＶＣＯ１１出力
と、４相ロジック回路１４出力との掛算を行ない、ＢＰ
Ｆ１３で、この和周波成分（ｆｓｃ＋４０ｆＨ）を取り
出す。このＨ毎に９０°ずつ進相または遅相する（ ｆ
ｓｃ＋４０ｆＨ）周波数信号と、バーストエンファシス
回路６でバーストだけが６ｄＢエンフアシスされた色信
号とが、メインコンバータ７で掛算され、 ＬｔＰＦ８
でその差周波数成分（搬送波周波数が４ｏｆｏで、Ｈ毎
に搬送波位相がＨ毎［９０°進相もしくは遅相する色信
号）が取出される。このＬＰＦ８出力が所望の記録用の
低域変換色信号である。
ールド毎に、この位相の変化が進む方向になるのと、遅
れる方向になるように制御される。このようにして、Ｈ
毎に９０°進相、または９０°遅相する４０ｆＨ信号が
得られる。サブコンバーター２で第１のＶＣＯ１１出力
と、４相ロジック回路１４出力との掛算を行ない、ＢＰ
Ｆ１３で、この和周波成分（ｆｓｃ＋４０ｆＨ）を取り
出す。このＨ毎に９０°ずつ進相または遅相する（ ｆ
ｓｃ＋４０ｆＨ）周波数信号と、バーストエンファシス
回路６でバーストだけが６ｄＢエンフアシスされた色信
号とが、メインコンバータ７で掛算され、 ＬｔＰＦ８
でその差周波数成分（搬送波周波数が４ｏｆｏで、Ｈ毎
に搬送波位相がＨ毎［９０°進相もしくは遅相する色信
号）が取出される。このＬＰＦ８出力が所望の記録用の
低域変換色信号である。
この色信号処理回路は、以上の説明からも容易に理解さ
れるように、４相ロジック回路１４゜１分周回路１５．
ｉ分周回路１７はディジタル回路であり、他はアナログ
回路であるが、周知のように、Ｉ”Ｌ （Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）と呼ば
れるアナログ素子と共存容易なディジタル素子を用いて
、この第１図のすべての機能がフィルタ（ＢＰＦ１３．
ＬＰＦｓ ）を除いて、１つのＬＳＩに集積されている
わけである。
れるように、４相ロジック回路１４゜１分周回路１５．
ｉ分周回路１７はディジタル回路であり、他はアナログ
回路であるが、周知のように、Ｉ”Ｌ （Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）と呼ば
れるアナログ素子と共存容易なディジタル素子を用いて
、この第１図のすべての機能がフィルタ（ＢＰＦ１３．
ＬＰＦｓ ）を除いて、１つのＬＳＩに集積されている
わけである。
これに対し、ＰＡＬ信号信号色信号処理回路のブロック
図を第２図に示す。第２図との差は、サブコンバーター
２に入力される信号の一方が第１のＶＣＯｌｌの出力の
かわりに１発振器１９の出力となっている点と、４相ロ
ジツク１４で、一方のフィールドではＨ毎の位相が９０
’遅れ、捕方のフィールドでは４つのパルス入力のウチ
の１つが常に出力され、Ｈ毎の位相シフトが停止される
よ５制御される点である。
図を第２図に示す。第２図との差は、サブコンバーター
２に入力される信号の一方が第１のＶＣＯｌｌの出力の
かわりに１発振器１９の出力となっている点と、４相ロ
ジツク１４で、一方のフィールドではＨ毎の位相が９０
’遅れ、捕方のフィールドでは４つのパルス入力のウチ
の１つが常に出力され、Ｈ毎の位相シフトが停止される
よ５制御される点である。
発振器１９が用ミ・られる理由は、低域変換色信号の搬
送波周波数をＮＴ８Ｃと異なり、４０ｆｕ＋−ｆＨにす
る必要があるためである。すなわち、発振器１９の周波
数をｆ ｓ ｃ ＋ ａ ｆ Ｈとし、ＢＰＦ１３の出
力でｆｓｃ ＋ ４０ｆａ ＋Ｈｆｏの周波数を得て、
これと色信号との差周波数の形で、 ４０ｆＨ＋Ｈｆａ
の搬送波周波数を得るわけである。
送波周波数をＮＴ８Ｃと異なり、４０ｆｕ＋−ｆＨにす
る必要があるためである。すなわち、発振器１９の周波
数をｆ ｓ ｃ ＋ ａ ｆ Ｈとし、ＢＰＦ１３の出
力でｆｓｃ ＋ ４０ｆａ ＋Ｈｆｏの周波数を得て、
これと色信号との差周波数の形で、 ４０ｆＨ＋Ｈｆａ
の搬送波周波数を得るわけである。
とのｆｓｃ＋Ｈ（）Ｉは、きわめて安定度の高いものが
要求されるので、発振器１９には水晶振動子が用いられ
、さらにトリマコンデンサ等を用いて＼発振周波数が正
しくｆｓｃ＋−ＨｆＨとなるように調整することが必要
になる。さらに、この発振器１９の周波数と第１のＶＯ
Ｏｌｌの周波数の差がわずかにａ ｆ ｕ （約２ＫＨ
ｚ ） Ｌかないため、互いに影響を及ぼし易く、また
クロストークを起こすと取り除くことができないため、
同−ＩＣチップに集積できず、外付けとなっている。
要求されるので、発振器１９には水晶振動子が用いられ
、さらにトリマコンデンサ等を用いて＼発振周波数が正
しくｆｓｃ＋−ＨｆＨとなるように調整することが必要
になる。さらに、この発振器１９の周波数と第１のＶＯ
Ｏｌｌの周波数の差がわずかにａ ｆ ｕ （約２ＫＨ
ｚ ） Ｌかないため、互いに影響を及ぼし易く、また
クロストークを起こすと取り除くことができないため、
同−ＩＣチップに集積できず、外付けとなっている。
この問題を解決する最も良い方法は、ＰＡＬの時は第２
のｖｃ０１６の発振周波数が３２１ｆｎとなる路を用い
、１分周回路１５のかわりに−分周回路８ ６２１ １ を用いて、 ｆ ｕ ＝（４０＋ ａ ）ｆＨの周波
数を得るよ５にするのが良い。
のｖｃ０１６の発振周波数が３２１ｆｎとなる路を用い
、１分周回路１５のかわりに−分周回路８ ６２１ １ を用いて、 ｆ ｕ ＝（４０＋ ａ ）ｆＨの周波
数を得るよ５にするのが良い。
しかし、ＰＡＬ専用にＩＣを作るのは、数量が沙なく、
ＩＣの量産効果は期待しにくく、高価なものになる。Ｉ
Ｃ化のメリットを生かすためには従来どおり、ＮＴＳＣ
とＰＡＬとで共角できるものが望ましい。特にＶＴＲで
は、ＮＴＳＣ信号、 ＰＡＬ信号ともに記録再生できる
いわゆるマルチ方式のＶＴＲも少なからず生産されてお
り、そういったものまで考えれば、ＮＴＳＣとＰＡＬの
共用はきわめて重要な課題である。このため、ＮＴＳＣ
の時には１２ｇ−分周、 ＰＡＬの時には雷分周となる
分周回路を君子分周回路に用い、第２のｖｃｏｉ ｓが
ＮＴＳＣの時には３２０ｆｕ 、 ＰＡＩ−の時には３
２１ｆｕで発振するようにする方法が考えられる。
ＩＣの量産効果は期待しにくく、高価なものになる。Ｉ
Ｃ化のメリットを生かすためには従来どおり、ＮＴＳＣ
とＰＡＬとで共角できるものが望ましい。特にＶＴＲで
は、ＮＴＳＣ信号、 ＰＡＬ信号ともに記録再生できる
いわゆるマルチ方式のＶＴＲも少なからず生産されてお
り、そういったものまで考えれば、ＮＴＳＣとＰＡＬの
共用はきわめて重要な課題である。このため、ＮＴＳＣ
の時には１２ｇ−分周、 ＰＡＬの時には雷分周となる
分周回路を君子分周回路に用い、第２のｖｃｏｉ ｓが
ＮＴＳＣの時には３２０ｆｕ 、 ＰＡＩ−の時には３
２１ｆｕで発振するようにする方法が考えられる。
しかし、単純に分周回路をパｎ分周と」−分２１
周とに切換るのは回路がきわめて複雑になり、コストア
ップが著しくなる。これを以下に説明する。
ップが著しくなる。これを以下に説明する。
刊□分周回路１７は、例えば第３図に示す回路で実現で
きる。ＦＦＩ 、ＦＦ２ 、ＦＦ５ 、ＦＦ４ 、ＦＦ
８はそれぞれｉ分周、 ＦＦ５．ＦＦ６．ＦＦ’７は百
分周を構成するＤ−Ｆ、Ｆ、である。Ｄ−Ｆ、Ｆ、は、
第４図（１）に示すように６ゲートで構成できるので、
１６０−分周は５゜ゲートで実現できている。３２０分
局／旺分周回路は、例えば第５図に示すような回路が必
要になる。２２はＮＴＳＣ時ハイＰＡＬ時ローになる制
御信号大刀端子である。ＦＦ９ 、 ＦＦ１０はτ分周
とτ分周が切換えられる分周回路を構成し、ＦＦ１１〜
ＦＦ１７はｍ分周と１０７分周とが切換えられる分周回
路を構成する。ＮＴＳＣ時にはｍ分周と１１カ・周とで
市分周を、ＰＡＬ時には１分周と１０７分周とで旺分周
を構成する。ＦＦの数は９ケと余り増えていないが、Ｆ
ＦとしてＪ−ＫＦＦを使っているためで、Ｊ −Ｋ Ｆ
Ｆは第４図（ＩＩ）に示すように１０ゲート必要で、Ｆ
Ｆとして９０ゲート使用している。さらに周辺のロジッ
クを加えると１２０ゲートを超える。さらに第３図と第
５図を比較すれば容易に理解されるように、配線の複雑
さが飛躍的に増力ｖしていることが分る。このよ、プな
配線の多いランダムロジックでは配線の面積も極めて多
くなり、素子の占める面積以上になる場合が多い。第５
図の場合も、素子面積以上に配線面積が増加する。この
ように、第５図の場合に比べて６倍以上のチップ面積が
必要となり、コスト増が著しくなる。
きる。ＦＦＩ 、ＦＦ２ 、ＦＦ５ 、ＦＦ４ 、ＦＦ
８はそれぞれｉ分周、 ＦＦ５．ＦＦ６．ＦＦ’７は百
分周を構成するＤ−Ｆ、Ｆ、である。Ｄ−Ｆ、Ｆ、は、
第４図（１）に示すように６ゲートで構成できるので、
１６０−分周は５゜ゲートで実現できている。３２０分
局／旺分周回路は、例えば第５図に示すような回路が必
要になる。２２はＮＴＳＣ時ハイＰＡＬ時ローになる制
御信号大刀端子である。ＦＦ９ 、 ＦＦ１０はτ分周
とτ分周が切換えられる分周回路を構成し、ＦＦ１１〜
ＦＦ１７はｍ分周と１０７分周とが切換えられる分周回
路を構成する。ＮＴＳＣ時にはｍ分周と１１カ・周とで
市分周を、ＰＡＬ時には１分周と１０７分周とで旺分周
を構成する。ＦＦの数は９ケと余り増えていないが、Ｆ
ＦとしてＪ−ＫＦＦを使っているためで、Ｊ −Ｋ Ｆ
Ｆは第４図（ＩＩ）に示すように１０ゲート必要で、Ｆ
Ｆとして９０ゲート使用している。さらに周辺のロジッ
クを加えると１２０ゲートを超える。さらに第３図と第
５図を比較すれば容易に理解されるように、配線の複雑
さが飛躍的に増力ｖしていることが分る。このよ、プな
配線の多いランダムロジックでは配線の面積も極めて多
くなり、素子の占める面積以上になる場合が多い。第５
図の場合も、素子面積以上に配線面積が増加する。この
ように、第５図の場合に比べて６倍以上のチップ面積が
必要となり、コスト増が著しくなる。
第５図では、分周を２つの部分に分けて行なう形で示し
たが、これはＩｔＬの場合、ゲートの動作速度は消費電
力にほぼ比例するので、このように高速分周部と低速分
周部に分ける方が有利なためであるが、これを−気に３
２０分周もしくはητ分周する形にしても回路的にはほ
とんど簡単にできないし、ＦＦとしてＪ−ＫＦＦ以外の
ものを用いても大同小異であり、いずれの場合も実用的
にはならない。
たが、これはＩｔＬの場合、ゲートの動作速度は消費電
力にほぼ比例するので、このように高速分周部と低速分
周部に分ける方が有利なためであるが、これを−気に３
２０分周もしくはητ分周する形にしても回路的にはほ
とんど簡単にできないし、ＦＦとしてＪ−ＫＦＦ以外の
ものを用いても大同小異であり、いずれの場合も実用的
にはならない。
また、ＰＬＬなどでは、引込時間を早くするため、パル
スのデユーティが５０係に近いことカ重要であるが、第
５図のような方法では、これを実現するのが難しく、こ
れを実現するには、さらに複雑なロジックを追加しなげ
ればならない〔発明の目的〕 本発明の目的は、分局率が異なる複数の分周動作をきわ
めて簡単に実現し、例えば家庭用ＶＴＦＬＯ色信号処理
回路におけるＮ’ｌ”ＳＣとＰＡＬの共用を容易に実現
できる分周回路を提供することにある。
スのデユーティが５０係に近いことカ重要であるが、第
５図のような方法では、これを実現するのが難しく、こ
れを実現するには、さらに複雑なロジックを追加しなげ
ればならない〔発明の目的〕 本発明の目的は、分局率が異なる複数の分周動作をきわ
めて簡単に実現し、例えば家庭用ＶＴＦＬＯ色信号処理
回路におけるＮ’ｌ”ＳＣとＰＡＬの共用を容易に実現
できる分周回路を提供することにある。
このため、分周回路の出力と位相比較する信号を用いて
、必要な分周数に応じてこの分周回路の人力パルス、も
しくはこの分周回路の中のパルスの数を間引きすること
により、分周回路の分周数を固定したまま、分周数を変
えるようにする。すなわち、例えばΩ子分周回路を設け
この分周回路の人力パルスを水平同期ノ（ルス１つに対
し、１つ数を減らして人力すると、人力６２１ケに対し
分周回路にはちょうど６２０ケの）（ルスが人力される
ことになるので、人力から見ればｍ分周が実現できるこ
とになる。したが２１ ってＰＡＬ時には、このようにパルス１ヶ間引キを行な
い、ＮＴＳＣ時にはそのままパルスをすべて通過させる
ようにすれば、ＮＴＳＣとＰＡＬに必要な１１ 一分周と一３２１□分周とが実現できるわけである。
、必要な分周数に応じてこの分周回路の人力パルス、も
しくはこの分周回路の中のパルスの数を間引きすること
により、分周回路の分周数を固定したまま、分周数を変
えるようにする。すなわち、例えばΩ子分周回路を設け
この分周回路の人力パルスを水平同期ノ（ルス１つに対
し、１つ数を減らして人力すると、人力６２１ケに対し
分周回路にはちょうど６２０ケの）（ルスが人力される
ことになるので、人力から見ればｍ分周が実現できるこ
とになる。したが２１ ってＰＡＬ時には、このようにパルス１ヶ間引キを行な
い、ＮＴＳＣ時にはそのままパルスをすべて通過させる
ようにすれば、ＮＴＳＣとＰＡＬに必要な１１ 一分周と一３２１□分周とが実現できるわけである。
２０
この時、例に示したように分周回路の分周数を偶数にし
ておけば、間引きしない場合パルスのデユーティを正確
に５０％にできるし、間引きした場合には、間引きの数
に応じて５０チから少し変化するが、はぼ５０優に近い
形に容易にすることが可能になる。
ておけば、間引きしない場合パルスのデユーティを正確
に５０％にできるし、間引きした場合には、間引きの数
に応じて５０チから少し変化するが、はぼ５０優に近い
形に容易にすることが可能になる。
以下、本発明の一実施例を第６図により説明する。第６
図において、ＦＦ１ｓはエツジトリガー形のＲ，−８形
ＦＦ、Ｆ’Ｆ１９はクリヤ付り形Ｆ’Ｆ’、Ｆ’Ｆ’２
０はＤ形ＦＦ、Ｇ５２．Ｇ５５はインバータ、Ｇ５３は
６人力ＮＡＮ Ｄ 、Ｇ５４は２人力ＮＡＮＤ、ＦＦ１
〜ＦＦＢ 、Ｇ１ 、Ｇ２は第６図と全く同じで、これ
で嶺分周＠路を構成している。第４の入力端子２０から
は■■出力が人力される。２２はＮＴＳＣ時ハイ、ＰＡ
Ｌ時ローとなる制御信号が入力される。第２の入力端子
２は水平同期信号が入力される。第２の入力端子２かも
水平同期信号が入力されると、その立下り部すなわちイ
ンバータＧ５２の出力部では第７図（ｅ）に示すように
立上り部でＳ−Ｒ形ＦＦ（ＦＦ１ Ｂ ）はセットされ
るので、第７図（Ｃ）に示すようにＦＦ１８のＱ出力が
ハイになる。ＰＡＬ時忙は、Ｇ５５の出力がハイなので
、この時は０５３の残りの入力である第４の入力端子２
０からの入力パルスが反転されて出力されるようになる
。同時ＫＦＦ１８のＱ出力はローになるので、ＦＦ１９
のクリヤが解除されＦＦ１９分周動作が可能になる。
図において、ＦＦ１ｓはエツジトリガー形のＲ，−８形
ＦＦ、Ｆ’Ｆ１９はクリヤ付り形Ｆ’Ｆ’、Ｆ’Ｆ’２
０はＤ形ＦＦ、Ｇ５２．Ｇ５５はインバータ、Ｇ５３は
６人力ＮＡＮ Ｄ 、Ｇ５４は２人力ＮＡＮＤ、ＦＦ１
〜ＦＦＢ 、Ｇ１ 、Ｇ２は第６図と全く同じで、これ
で嶺分周＠路を構成している。第４の入力端子２０から
は■■出力が人力される。２２はＮＴＳＣ時ハイ、ＰＡ
Ｌ時ローとなる制御信号が入力される。第２の入力端子
２は水平同期信号が入力される。第２の入力端子２かも
水平同期信号が入力されると、その立下り部すなわちイ
ンバータＧ５２の出力部では第７図（ｅ）に示すように
立上り部でＳ−Ｒ形ＦＦ（ＦＦ１ Ｂ ）はセットされ
るので、第７図（Ｃ）に示すようにＦＦ１８のＱ出力が
ハイになる。ＰＡＬ時忙は、Ｇ５５の出力がハイなので
、この時は０５３の残りの入力である第４の入力端子２
０からの入力パルスが反転されて出力されるようになる
。同時ＫＦＦ１８のＱ出力はローになるので、ＦＦ１９
のクリヤが解除されＦＦ１９分周動作が可能になる。
したがって、ＦＦ１９のＱ出力は入力クロックに応じて
第７図（ｅ）に示すように分周出力を出力する。このＦ
Ｆ１９のＱ出力がＦＦ１ＢのＲ入力に入力されているの
で、立上り部でリセットされ、再びＦＦ１ＢのＱ出力は
ローとなり、Ｇ５３のゲートが閉じられＧ５３出力はハ
イ状態になる。このため、ＦＦ１９のＱ出力は、次の水
平同期パルスが入力されるまでハイ状態が続く。このＦ
Ｆ１９のＱ出力と第４の入力端子２０からの人力パルス
のアンドをとると、第７図（ｆｌに示すように、ＦＦ１
９のＱ出力がローの所だけパルスが取除かれた第７図（
ｆ）に示すパルスが得られる。
第７図（ｅ）に示すように分周出力を出力する。このＦ
Ｆ１９のＱ出力がＦＦ１ＢのＲ入力に入力されているの
で、立上り部でリセットされ、再びＦＦ１ＢのＱ出力は
ローとなり、Ｇ５３のゲートが閉じられＧ５３出力はハ
イ状態になる。このため、ＦＦ１９のＱ出力は、次の水
平同期パルスが入力されるまでハイ状態が続く。このＦ
Ｆ１９のＱ出力と第４の入力端子２０からの人力パルス
のアンドをとると、第７図（ｆｌに示すように、ＦＦ１
９のＱ出力がローの所だけパルスが取除かれた第７図（
ｆ）に示すパルスが得られる。
このようにして、ＩＨ（Ｈは水平走査時間）に第４の入
力端子２０から入力されるパルスが３２１ケの時、ＦＦ
２０のＣＰ端子にはちょうど３２０ケ力と水平同期パル
スと位相比較されると、ちょうどこの状態で安定になる
わけである。したがって、ｖＣＯは正しく３２１ｆＨで
発振することになる。
力端子２０から入力されるパルスが３２１ケの時、ＦＦ
２０のＣＰ端子にはちょうど３２０ケ力と水平同期パル
スと位相比較されると、ちょうどこの状態で安定になる
わけである。したがって、ｖＣＯは正しく３２１ｆＨで
発振することになる。
この時、分周回路出力のパルスのデユーティは片側がパ
ルス１６０ケ、他方が１６１ケであるから５０２％もし
くは４９．８１となり、はとんど５０チとなる。
ルス１６０ケ、他方が１６１ケであるから５０２％もし
くは４９．８１となり、はとんど５０チとなる。
ＮＴＳＣ時には、Ｇ５５の出力がローとなるので、Ｇ５
３の出力は常にハイであり、ＦＦ１９のＱ出力は常にハ
イであり、第４の入力端子２０からの人力パルスがその
ままＦＦ２０のＣＰ端子に人力される。したがって、Ｖ
ＣＯは正しく ５２０ｆＨで発振し、この場合、デユー
ティは当然正しく５０優になる。
３の出力は常にハイであり、ＦＦ１９のＱ出力は常にハ
イであり、第４の入力端子２０からの人力パルスがその
ままＦＦ２０のＣＰ端子に人力される。したがって、Ｖ
ＣＯは正しく ５２０ｆＨで発振し、この場合、デユー
ティは当然正しく５０優になる。
１
第６図では３２０と℃〒と分周数が１つ違う場１
合を示したが、これが例えば５２０と爾と分局数が２つ
違う場合忙は、第８図に示すように、パルスが２つ取除
けるパルス幅の信号でゲートがかけられるようにすれば
良い。この場合、ＦＦ１９とＦＦ２０とで１分周回路を
構成する形になるので、ＦＦ１９のＱ出力は第９図（ｅ
）に示すように、パルス幅が広がるので、Ｇ５４の出力
には第９図（ｆ）に示すようにパルスが２ヶ取除かれた
パルスが出力される。さらに、同じ分局数が１つ違う１ 場合でもτバと壬１といった場合では、今までに説明し
たようにパルスを１つ取除く場合と、そのまま通すとい
った切換えでは、後段に研分周が必要で、分周回路が複
雑で、デユーティも５０嗟にならない。この場合には、
第１０図に示すようにパルスを１つ取除くのと２つ取除
（のとの切換えにすれば、後段の分周回路はητ分周で
良いので分局も簡単であり、デユーティもほぼ５０チと
することが可能となる。第１０図において、第２の制御
信号入力端子２３がハイの時にはＧ５７の出力は第１１
図（ｇ）に示す分周パルスが反転された第１１図（ｈ）
に示すパルスが出力される。
違う場合忙は、第８図に示すように、パルスが２つ取除
けるパルス幅の信号でゲートがかけられるようにすれば
良い。この場合、ＦＦ１９とＦＦ２０とで１分周回路を
構成する形になるので、ＦＦ１９のＱ出力は第９図（ｅ
）に示すように、パルス幅が広がるので、Ｇ５４の出力
には第９図（ｆ）に示すようにパルスが２ヶ取除かれた
パルスが出力される。さらに、同じ分局数が１つ違う１ 場合でもτバと壬１といった場合では、今までに説明し
たようにパルスを１つ取除く場合と、そのまま通すとい
った切換えでは、後段に研分周が必要で、分周回路が複
雑で、デユーティも５０嗟にならない。この場合には、
第１０図に示すようにパルスを１つ取除くのと２つ取除
（のとの切換えにすれば、後段の分周回路はητ分周で
良いので分局も簡単であり、デユーティもほぼ５０チと
することが可能となる。第１０図において、第２の制御
信号入力端子２３がハイの時にはＧ５７の出力は第１１
図（ｇ）に示す分周パルスが反転された第１１図（ｈ）
に示すパルスが出力される。
したがって、Ｇ５７の出力には、さらに第１１図（ｈ）
が反転された第１１図（ｉ）に示すパルスが出力される
ので、Ｇ５４の出力にはパルスが１つ取除かれたものが
出力される。第２の制御信号入力端子２３がローの時に
はＧ５６の出力はハイのままなので、Ｇ５７の出力には
ＦＦ１９のＱ出力が反転されたパルス、すなわち、ＦＦ
１９のＱ出力と同じパルスが出力されるので、この場合
には第９図（ｆ）に示すようなパルスが２ヶ取除かれた
ものが出力されるわけである。
が反転された第１１図（ｉ）に示すパルスが出力される
ので、Ｇ５４の出力にはパルスが１つ取除かれたものが
出力される。第２の制御信号入力端子２３がローの時に
はＧ５６の出力はハイのままなので、Ｇ５７の出力には
ＦＦ１９のＱ出力が反転されたパルス、すなわち、ＦＦ
１９のＱ出力と同じパルスが出力されるので、この場合
には第９図（ｆ）に示すようなパルスが２ヶ取除かれた
ものが出力されるわけである。
１ １ １
さらに、例えば３２０ ’ ３２１ ’ ３２２の６つ
の分局を実現するには、第１２図に示すような構成にす
れば容易に実現できる。この場合、制御信号入力端子２
２がハイの時は０５３がハイのままなので、入力パルス
はそのまま通過する。制御信号入力端子２２がローで、
第２の制御信号入力端子２３がハイの時は第１０図の場
合と同じでパルスが１つ取除かれ、制御信号入力端子２
２がローで第２の制御信号入力端子２３がローの時には
、やはり第１０図の場合と同じで、パルスが２つ取除か
れることになる。
の分局を実現するには、第１２図に示すような構成にす
れば容易に実現できる。この場合、制御信号入力端子２
２がハイの時は０５３がハイのままなので、入力パルス
はそのまま通過する。制御信号入力端子２２がローで、
第２の制御信号入力端子２３がハイの時は第１０図の場
合と同じでパルスが１つ取除かれ、制御信号入力端子２
２がローで第２の制御信号入力端子２３がローの時には
、やはり第１０図の場合と同じで、パルスが２つ取除か
れることになる。
以上の説明では、■ωの出力の段階でパルスを取除く形
で説明したが、例えば第８図の場合で示したように分周
差が２以上の場合、分周回路の途中でパルスを取除くよ
うな形にすること分周とになるので、このｉ分周出方の
段階でパルスを１つ取除く回路をつげれば良い。例えば
七３分周と１２６分周となるので、第１６図に示すよう
に、パルス１つ取除く場合と、２つ取除く場合を切換え
られる回路をτ分周の後に設けると、デー−ティがほぼ
５０％の分周出力が得られる。
で説明したが、例えば第８図の場合で示したように分周
差が２以上の場合、分周回路の途中でパルスを取除くよ
うな形にすること分周とになるので、このｉ分周出方の
段階でパルスを１つ取除く回路をつげれば良い。例えば
七３分周と１２６分周となるので、第１６図に示すよう
に、パルス１つ取除く場合と、２つ取除く場合を切換え
られる回路をτ分周の後に設けると、デー−ティがほぼ
５０％の分周出力が得られる。
周回路、２６は７分周回路である。２５と２６とで１２
４−分周を行なう。
４−分周を行なう。
もし、パルスのデエーティがそれほど重要でない場合に
は、第１４図に示すように、７分局後にパルスを１つ取
除く場合と取除かな（１場合を切換えらねる回路を設け
れば良し・。第１４図において、２７，２８．２９はそ
れぞれ百分周回路で、このになる。
は、第１４図に示すように、７分局後にパルスを１つ取
除く場合と取除かな（１場合を切換えらねる回路を設け
れば良し・。第１４図において、２７，２８．２９はそ
れぞれ百分周回路で、このになる。
以上説明したように、どの場合でも切換えに必要なゲー
トはわずかであり、また配線もきわめてすっきりしてい
る。このため、所要チップ。
トはわずかであり、また配線もきわめてすっきりしてい
る。このため、所要チップ。
面積の増加も必要最小限で行なえる。例え＆ｆ、ＶＴＲ
の色信号処理回路におけるＮＴＳＣとＰＡＬの共用の場
合も、第６図から分るように、第６図に対して増加する
ゲートも２５ゲ一ト程度で５０％の増加に留まり、第５
図では２．４倍にもなったのに対し、約−の増加ですむ
。また、配線もきわめてすっきりしており、配線面積の
増加もケートの増加とほとんど差がな（、全体でも５０
チ程度の増加で済み、第５図の場合のτ以下の増加です
む。
の色信号処理回路におけるＮＴＳＣとＰＡＬの共用の場
合も、第６図から分るように、第６図に対して増加する
ゲートも２５ゲ一ト程度で５０％の増加に留まり、第５
図では２．４倍にもなったのに対し、約−の増加ですむ
。また、配線もきわめてすっきりしており、配線面積の
増加もケートの増加とほとんど差がな（、全体でも５０
チ程度の増加で済み、第５図の場合のτ以下の増加です
む。
したがって、 ＩＣ全体でみれば、チップ増加は微々た
るものになり、 ＮＴＳＣ−ＰＡＬ共用のメリットが十
分生かせることになる。
るものになり、 ＮＴＳＣ−ＰＡＬ共用のメリットが十
分生かせることになる。
以上、説明した例ではＶｃＯを位相同期させる基準信号
として水平同期パルスを用いる例で説明したが、これは
水平同期パルスに限定されるものでは無い事は言うまで
も無い。また、位相比較回路に人力するパルスと同じパ
ルスを用いて、分周回路の抜き取りを行なうことで説明
したが、これも位相比較回路に人力するパルスと位相の
ずれたパルスでも良く、この他位相比較回路に人力する
パルスと関連したパルスであれば何でも良い事は言うま
でも無い。
として水平同期パルスを用いる例で説明したが、これは
水平同期パルスに限定されるものでは無い事は言うまで
も無い。また、位相比較回路に人力するパルスと同じパ
ルスを用いて、分周回路の抜き取りを行なうことで説明
したが、これも位相比較回路に人力するパルスと位相の
ずれたパルスでも良く、この他位相比較回路に人力する
パルスと関連したパルスであれば何でも良い事は言うま
でも無い。
また、分周回路に人力されるＶｃＯの出力パルスが連続
的な場合で説明したが、これも例えば位相比較回路に人
力するパルスを分周したパルスでゲートがかけられ、間
欠的に動作するといった場合でも同様に使用可能である
ことも言うまでも無い。
的な場合で説明したが、これも例えば位相比較回路に人
力するパルスを分周したパルスでゲートがかけられ、間
欠的に動作するといった場合でも同様に使用可能である
ことも言うまでも無い。
以上、説明したように本発明によれば、分周数のわずか
に異なる分周動作を切換えて使用することにより■ＣＯ
を基準周波数の異なる整数倍で発振させることをきわめ
て簡単に行なう事が可能となり、例えばＶＴＲの色信号
処理用ＬＳＩをＮＴＳＣ１ＰＡＩｊノ両方ニ共用シタ場
合、ＮＴＳＣ，ＰＡＬノ両方とも周辺部品を少なく、低
コストで実現することなどが可能となる効果がある。
に異なる分周動作を切換えて使用することにより■ＣＯ
を基準周波数の異なる整数倍で発振させることをきわめ
て簡単に行なう事が可能となり、例えばＶＴＲの色信号
処理用ＬＳＩをＮＴＳＣ１ＰＡＩｊノ両方ニ共用シタ場
合、ＮＴＳＣ，ＰＡＬノ両方とも周辺部品を少なく、低
コストで実現することなどが可能となる効果がある。
第１図は、ＶＨ８方式ＶＴＲノＮＴＳＣ０４合の色信号
処理回路のブロック図、第２図はＶＨ８方式ＶＴＲのＰ
ＡＬの場合の色信号処理回路のブロック図、第６図は第
１図、第２図に用いる−１６０−分周回路のブロック図
、第４図はＤ形ＦＦ、Ｊ−に形ＦＦ回路図、第６図は本
発明の分周回路の一実施例を示す回路図、第７図は第６
図の各部の波形例を示す図、第８図は本発明の分周回路
の他の実施例を示す回路−１第９図は第８図の各部の波
形例を示す図、第１０図は本発明の分周回路の更に他の
実施例を示す回路図、第１１図は第１０図の各部の波形
例を示す図、第１２図は本発明の分周回路の他の実施例
を示す回路図、第１３図は本発明の分周回路の他の実施
例を示す回路図、第１４図は本発明の分周回路の他の実
施例を示す回路図である。 符号の説明 ２．２０．２２・・・・・・入力端子、２１・・・・・
・出力端子、ＦＦ１８・・・・・・Ｓ−Ｒ形ＦＦ、 Ｆ
Ｆ１９．ＦＦ２０・・・・・・クリヤ端子付り形ＦＦ％
Ｇ５３．Ｇ５４・・・・・・ＮＡＮＤ４ 代理
人弁理士 高 橋 明 先竿 ３ 口 ｎ 埠 ｔ 図 第７図 （チ） 第９図 （ｆ） 第 ／ｌ 図 隼 ７３ 図
処理回路のブロック図、第２図はＶＨ８方式ＶＴＲのＰ
ＡＬの場合の色信号処理回路のブロック図、第６図は第
１図、第２図に用いる−１６０−分周回路のブロック図
、第４図はＤ形ＦＦ、Ｊ−に形ＦＦ回路図、第６図は本
発明の分周回路の一実施例を示す回路図、第７図は第６
図の各部の波形例を示す図、第８図は本発明の分周回路
の他の実施例を示す回路−１第９図は第８図の各部の波
形例を示す図、第１０図は本発明の分周回路の更に他の
実施例を示す回路図、第１１図は第１０図の各部の波形
例を示す図、第１２図は本発明の分周回路の他の実施例
を示す回路図、第１３図は本発明の分周回路の他の実施
例を示す回路図、第１４図は本発明の分周回路の他の実
施例を示す回路図である。 符号の説明 ２．２０．２２・・・・・・入力端子、２１・・・・・
・出力端子、ＦＦ１８・・・・・・Ｓ−Ｒ形ＦＦ、 Ｆ
Ｆ１９．ＦＦ２０・・・・・・クリヤ端子付り形ＦＦ％
Ｇ５３．Ｇ５４・・・・・・ＮＡＮＤ４ 代理
人弁理士 高 橋 明 先竿 ３ 口 ｎ 埠 ｔ 図 第７図 （チ） 第９図 （ｆ） 第 ／ｌ 図 隼 ７３ 図
Claims (1)
- 【特許請求の範囲】 第１のパルス信号をゲートするための第１のゲート回路
と、該第１のゲート回路出力をに分周（Ｎは整数）する
第１の分周回路と、該第１の分周回路出力により制御さ
れて第１のノくルス信号をゲートする第２のゲート回路
と、該第２のゲート回路出力を一分周（Ｍは整数）する
第２０分周回路を有し、第１のゲート回路ヲ家、該第２
の分周回路出力と一位相比較される第２のノ（ルス信号
により制御されて第１の）くルス信号を後段属伝達する
ようにゲートが開かれ、該第１の分周回路出力でゲート
が閉じられ、該第１のゲートが開いている間に、所要分
周数Ｋ （Ｋ′：２Ｊ。 Ｌ対し、第２のゲート回路で（Ｋ−Ｍ）個のノくルスを
除去するパルス幅のノ（ルスな該第１の分周回路から出
力して該第２のゲート回路を制御することにより、第２
の）（ルス信号の１周期の間に、第２の分周回路でのｉ
分周動作により、第１のパルス信号をに分周することと
等価の動作を行なわせること・を特徴とする分周回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155783A JPS59138124A (ja) | 1983-01-28 | 1983-01-28 | 分周回路 |
| US06/480,790 US4607292A (en) | 1982-04-02 | 1983-03-31 | Automatic phase control color signal circuit for video tape recorders operating in the NTSC or PAL systems |
| EP83103229A EP0091102B1 (en) | 1982-04-02 | 1983-03-31 | Color signal processing circuit for video tape recorders |
| DE8383103229T DE3370268D1 (en) | 1982-04-02 | 1983-03-31 | Color signal processing circuit for video tape recorders |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155783A JPS59138124A (ja) | 1983-01-28 | 1983-01-28 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59138124A true JPS59138124A (ja) | 1984-08-08 |
Family
ID=11781237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155783A Pending JPS59138124A (ja) | 1982-04-02 | 1983-01-28 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129643A (ja) * | 2010-12-13 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | クロック周波数制御回路及びクロック周波数制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51136272A (en) * | 1975-05-21 | 1976-11-25 | Mitsubishi Electric Corp | Frequency synthesizer |
| JPS52132711A (en) * | 1976-04-30 | 1977-11-07 | Toshiba Corp | Frequency shift circuit |
-
1983
- 1983-01-28 JP JP1155783A patent/JPS59138124A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51136272A (en) * | 1975-05-21 | 1976-11-25 | Mitsubishi Electric Corp | Frequency synthesizer |
| JPS52132711A (en) * | 1976-04-30 | 1977-11-07 | Toshiba Corp | Frequency shift circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129643A (ja) * | 2010-12-13 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | クロック周波数制御回路及びクロック周波数制御方法 |
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