JPS59132644A - 集積化積層容量 - Google Patents
集積化積層容量Info
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- JPS59132644A JPS59132644A JP671683A JP671683A JPS59132644A JP S59132644 A JPS59132644 A JP S59132644A JP 671683 A JP671683 A JP 671683A JP 671683 A JP671683 A JP 671683A JP S59132644 A JPS59132644 A JP S59132644A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高集積化に好適な積層構造容量に関するもの
である。
である。
従来、この種の装置は、第1図に示すように、シリコン
基板1」−に酸化膜を介して形成された−に1部ゲート
2との間の酸化膜容量を用いた構成、あるいは第2図に
示すように、シリコン基板1」ユに酸化膜を介して形成
された2層ゲート、つまり下部ゲート3と」二部ゲート
4との間の酸化膜容量・を用いた構成が用いられていた
が、これらの容量は一層の酸化膜のみで形成されている
ため、大容量を得ようとするとバタン占有面積が大きく
なり、高集積化に適さなかった。なお、図中、A、B端
子は容量の電極端子である。
基板1」−に酸化膜を介して形成された−に1部ゲート
2との間の酸化膜容量を用いた構成、あるいは第2図に
示すように、シリコン基板1」ユに酸化膜を介して形成
された2層ゲート、つまり下部ゲート3と」二部ゲート
4との間の酸化膜容量・を用いた構成が用いられていた
が、これらの容量は一層の酸化膜のみで形成されている
ため、大容量を得ようとするとバタン占有面積が大きく
なり、高集積化に適さなかった。なお、図中、A、B端
子は容量の電極端子である。
本発明は、これらの欠点を解決するため、SIMOX・
(Separation Implanted Met
al 0xide)技術(シリコン基板中への高濃度の
酸素イオン打込みによる5i02層の形成技術)を用い
て、81基板」ユに多層の5i02層をS1層と交互に
形成し、基板に接する最下層の8102層を除いて、」
二層の5i02層を容量として用いることにより、LS
I化容量の大幅な高集積化を図るようにしたものである
。
(Separation Implanted Met
al 0xide)技術(シリコン基板中への高濃度の
酸素イオン打込みによる5i02層の形成技術)を用い
て、81基板」ユに多層の5i02層をS1層と交互に
形成し、基板に接する最下層の8102層を除いて、」
二層の5i02層を容量として用いることにより、LS
I化容量の大幅な高集積化を図るようにしたものである
。
以下に本発明を実施例により詳細に説明する。
第3図は本発明の一実施例であって、81基板11」―
をおおう5i02膜12と、その」二の所定領域上に所
定間隔で形成された5i02層13.14.15とこれ
らの5i02層間に交互に形成されたP−シリコン層1
6.18とN−シリコン層17と、さらにP″′シリコ
ン層16゜18の側面に接続されるP−シリコン層19
と最」二層の5i02層15」二から延びてN−シリコ
ン層17の側面に接続されるN−シリコン層20とによ
り、本発明の積1層容量は構成されており、ここで、5
i02層はSIMOX技術により、シリコン層はエピタ
キシャル技術により形成される。以上においては、最下
層の5i02層12が素子分離の役割を果し、その上部
に形成された3層の5i02層13.14.15によっ
て容量が形成されている。しかし、この5i02層の層
数には制限はなく、多層化する程大容量化ならびに高集
積化が図れるものである。また、容量Cは5i02層の
膜厚をtl、1層当りの面積をS、最下層を除いた81
02層の層数をnとすると、C−ε昨εonS/11で
与えられる。ここで、εOx+ C0はそれぞれ5i0
2層の比誘電率、真空中の誘電率である。なお、P一層
、N一層の境界面(図中のC−D、 E−F、 G−H
間)はP−−−N−接合が形成されているため、21.
22に示されるN型、P型の取出し電極に常にP−N接
合の逆方向バイアスを印加して用いることにより、電気
的に、これらの電極は分離されていることになる。なお
、23.24はAt電極、25は絶縁膜である。
をおおう5i02膜12と、その」二の所定領域上に所
定間隔で形成された5i02層13.14.15とこれ
らの5i02層間に交互に形成されたP−シリコン層1
6.18とN−シリコン層17と、さらにP″′シリコ
ン層16゜18の側面に接続されるP−シリコン層19
と最」二層の5i02層15」二から延びてN−シリコ
ン層17の側面に接続されるN−シリコン層20とによ
り、本発明の積1層容量は構成されており、ここで、5
i02層はSIMOX技術により、シリコン層はエピタ
キシャル技術により形成される。以上においては、最下
層の5i02層12が素子分離の役割を果し、その上部
に形成された3層の5i02層13.14.15によっ
て容量が形成されている。しかし、この5i02層の層
数には制限はなく、多層化する程大容量化ならびに高集
積化が図れるものである。また、容量Cは5i02層の
膜厚をtl、1層当りの面積をS、最下層を除いた81
02層の層数をnとすると、C−ε昨εonS/11で
与えられる。ここで、εOx+ C0はそれぞれ5i0
2層の比誘電率、真空中の誘電率である。なお、P一層
、N一層の境界面(図中のC−D、 E−F、 G−H
間)はP−−−N−接合が形成されているため、21.
22に示されるN型、P型の取出し電極に常にP−N接
合の逆方向バイアスを印加して用いることにより、電気
的に、これらの電極は分離されていることになる。なお
、23.24はAt電極、25は絶縁膜である。
第4図に第3図に示した本発明による積層容量の製造工
程の概略を示す。
程の概略を示す。
まず、図(alに示すように、81基板11中に前述の
SIMOX技術を用いて、高濃度酸素のイオン注入を行
ない、基板11中に5102層12を形成する。このと
き、5i02層12の表面−1−にはS1結晶層26が
残存するようにする。ついで、図(l〕)に示すように
、Si結晶層26を種として、この上にエピタキシャル
層16を形成する。その後、図(C1に示すように、エ
ピタキシャル層16」ユに前述と同様な高濃度の酸素の
イオン注入とエピタキシャル成長とにより、8102層
13、14.15とエピタキシャル層16.17.18
の形成を交互に行なう。なお、エピタキシャル成長の際
に、P型、N型の不純物を交互に添加し、P−シリコン
層16.18. N−シリコン層17を形成する。この
場合にも、最上層の8102層15の表面上にはS1結
晶層27が残存する。最」二層の5i02層15を形成
した後、図(diに示すように、最下層の5i02層1
2のみを残して、」一層のシリコン層と8102層の容
量形成部分28にアイランドエツチングを行ない、素子
部を形成し、その後、全面」〕に」〕部エピタキシャル
層・29を堆積する。つぎに、エピタキシャル層29を
図telに示すように、所定部分でエピタキシャル層1
9とエピタキシャル層20に分割し、一方のエピタキシ
ャル層20をレジスト層30でおおい、もう一方のエピ
タキシャル層19にP型不純物をイオン注入シP型の上
部エピタキシャル層19を形成する。同様にして、N型
の上部エピタキシャル層20を形成する。最後に、園内
に示すように、N型」二部エピタキシャル層20とP型
」一部エピタキシャル層19の電極取出し部分21.2
2にそれぞれ高濃度のP型、N型の不純物を注入し、絶
縁膜25を堆積した後、電極取出し部分2]、、 22
Jユの絶縁膜25に穴あけをし、全面にAt層を堆積し
た」ユ、エツチングによりそれぞれのAt電極23.2
4を形成すれば、容量素子31が完成する。
SIMOX技術を用いて、高濃度酸素のイオン注入を行
ない、基板11中に5102層12を形成する。このと
き、5i02層12の表面−1−にはS1結晶層26が
残存するようにする。ついで、図(l〕)に示すように
、Si結晶層26を種として、この上にエピタキシャル
層16を形成する。その後、図(C1に示すように、エ
ピタキシャル層16」ユに前述と同様な高濃度の酸素の
イオン注入とエピタキシャル成長とにより、8102層
13、14.15とエピタキシャル層16.17.18
の形成を交互に行なう。なお、エピタキシャル成長の際
に、P型、N型の不純物を交互に添加し、P−シリコン
層16.18. N−シリコン層17を形成する。この
場合にも、最上層の8102層15の表面上にはS1結
晶層27が残存する。最」二層の5i02層15を形成
した後、図(diに示すように、最下層の5i02層1
2のみを残して、」一層のシリコン層と8102層の容
量形成部分28にアイランドエツチングを行ない、素子
部を形成し、その後、全面」〕に」〕部エピタキシャル
層・29を堆積する。つぎに、エピタキシャル層29を
図telに示すように、所定部分でエピタキシャル層1
9とエピタキシャル層20に分割し、一方のエピタキシ
ャル層20をレジスト層30でおおい、もう一方のエピ
タキシャル層19にP型不純物をイオン注入シP型の上
部エピタキシャル層19を形成する。同様にして、N型
の上部エピタキシャル層20を形成する。最後に、園内
に示すように、N型」二部エピタキシャル層20とP型
」一部エピタキシャル層19の電極取出し部分21.2
2にそれぞれ高濃度のP型、N型の不純物を注入し、絶
縁膜25を堆積した後、電極取出し部分2]、、 22
Jユの絶縁膜25に穴あけをし、全面にAt層を堆積し
た」ユ、エツチングによりそれぞれのAt電極23.2
4を形成すれば、容量素子31が完成する。
なお、P型とN型の」二部エピタキシャル層1つと20
は不純物を導入しないエピタキシャル層でも多結晶シリ
コン層でもよい。また、シリコン層の導電型は逆であっ
てもよい。
は不純物を導入しないエピタキシャル層でも多結晶シリ
コン層でもよい。また、シリコン層の導電型は逆であっ
てもよい。
第5図は第4図に示した本発明による積層容量31と同
時に最」二層の酸化シリコン層15」−の」二部エピタ
キシャル層中にN型埋込みチャネルMO8)ランジスタ
32を集積化した一実施例を示す。図に示されているよ
うに、本発明の容量はMOS )ランジスタ形成のプロ
セスと同一プロセスで形成することができ、しかも、同
時に形成されたMOS )ランジスタは多層の5i02
層により分離されているため、高耐圧化も可能である。
時に最」二層の酸化シリコン層15」−の」二部エピタ
キシャル層中にN型埋込みチャネルMO8)ランジスタ
32を集積化した一実施例を示す。図に示されているよ
うに、本発明の容量はMOS )ランジスタ形成のプロ
セスと同一プロセスで形成することができ、しかも、同
時に形成されたMOS )ランジスタは多層の5i02
層により分離されているため、高耐圧化も可能である。
第6図にSIMOX技術によりシリコン基板中に形成さ
れた酸化シリコン層の膜厚t1と酸素注入におけるドー
ズ量NoXの関係を示す。同図から、ti = 100
0 Aを得るためには、NOx−0,5X 1.018
cm ”が必要であることを示しており、tlが小さい
程、NOxも比例して小さくすることができるので、酸
素のイオン注入に要する時間が短時間で、大容量の素子
を作ることが可能である。
れた酸化シリコン層の膜厚t1と酸素注入におけるドー
ズ量NoXの関係を示す。同図から、ti = 100
0 Aを得るためには、NOx−0,5X 1.018
cm ”が必要であることを示しており、tlが小さい
程、NOxも比例して小さくすることができるので、酸
素のイオン注入に要する時間が短時間で、大容量の素子
を作ることが可能である。
なお、第3図〜第5図においては、SIMOX技術によ
り形成した8102層に挾まれたシリコン層はエピタキ
シャル層として説明したが、高電圧のイオン注入装置を
用いて、酸素イオンあるいはP型(ボロン等)、N型(
リン等)の不純物イオンの加速電圧を高電圧から低電圧
にかけて段階的に制御することにより、エピタキシャル
層なしで、シリコン基板中に同時に8102層およびP
型、N型の不純物層を形成することも可能である。
り形成した8102層に挾まれたシリコン層はエピタキ
シャル層として説明したが、高電圧のイオン注入装置を
用いて、酸素イオンあるいはP型(ボロン等)、N型(
リン等)の不純物イオンの加速電圧を高電圧から低電圧
にかけて段階的に制御することにより、エピタキシャル
層なしで、シリコン基板中に同時に8102層およびP
型、N型の不純物層を形成することも可能である。
以」−説明したように、本発明は集積デバイスであるS
CFフィルタ、opアンプ、AI)−DA変換器等にお
いて、大容量、高集積化に有利である。
CFフィルタ、opアンプ、AI)−DA変換器等にお
いて、大容量、高集積化に有利である。
第1図、第2図は従来の集積化容量の説明図、第3図は
本発明による集積化積層容量の一実施例の断面図、第4
図は第3図に示した積層容量の製造工程説明図、第5図
は本発明による積層容量と同時にN型埋込みチャネルM
O8)ランジスタを混載した場合の実施例を示す図、第
6図はシリコン基板に酸素をイオン注入した時に形成さ
れる酸化シリコン層の膜厚t1と酸素ドーズ量NOxの
関係を示す図である。 図において、 】1・・・シリコン基板 12.13.1.4.15・・・5102層16、18
・・P−シリコン層 17・・・N−シリコン層19・・・P−シリコン層2
0・・・N−シリコン層 21・・・N″−取出し電
極22・・・P″−取出し電極 23.24・・・A
t電極25・・・絶縁層 26.27・・・
シリコン結晶層28・・・容量形成部分 29・・・」二部エピタキシャル層 30・・・レジスト層 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 1’5四 i ヤ6 図 1itド゛−ス“量 NOX (X10)Ic
m −り手続補正書(自発) 昭和58年3月3日 特許庁長官 殿 事件の表示 昭和58年特許願第671、発明の名称
集積化積層容量 補正をする者 事件との関係 特許出願人 代理人 補正の対象 明細書の発明の詳細な説明の欄。 に訂正する。
本発明による集積化積層容量の一実施例の断面図、第4
図は第3図に示した積層容量の製造工程説明図、第5図
は本発明による積層容量と同時にN型埋込みチャネルM
O8)ランジスタを混載した場合の実施例を示す図、第
6図はシリコン基板に酸素をイオン注入した時に形成さ
れる酸化シリコン層の膜厚t1と酸素ドーズ量NOxの
関係を示す図である。 図において、 】1・・・シリコン基板 12.13.1.4.15・・・5102層16、18
・・P−シリコン層 17・・・N−シリコン層19・・・P−シリコン層2
0・・・N−シリコン層 21・・・N″−取出し電
極22・・・P″−取出し電極 23.24・・・A
t電極25・・・絶縁層 26.27・・・
シリコン結晶層28・・・容量形成部分 29・・・」二部エピタキシャル層 30・・・レジスト層 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 1’5四 i ヤ6 図 1itド゛−ス“量 NOX (X10)Ic
m −り手続補正書(自発) 昭和58年3月3日 特許庁長官 殿 事件の表示 昭和58年特許願第671、発明の名称
集積化積層容量 補正をする者 事件との関係 特許出願人 代理人 補正の対象 明細書の発明の詳細な説明の欄。 に訂正する。
Claims (1)
- 【特許請求の範囲】 (1) シリコン基板」二に形成された酸化シリコン
層の所定領域」−に第1導電型の第1のシリコン層、酸
化シリコン層、第2導電型の第1のシリコン層、酸化シ
リコン層の順に少なくとも2層の前記第1のシリコン層
が積層されており、最上層の前記酸化シリコン層上には
第2のシリコン層が形成されており、さらに、前記第1
のシリコン層が偶数層であるときは、前記第1導電型の
第1のシリコン層と前記第2のシリコン層が第3のシリ
コン層に、前記第2導電型の第1のシリコン層が第4の
シリコン層に接続され、前記第1のシリコン層が奇数層
であるときは、前記第1導電型の第1のシリコン層が前
記第3のシリコン層に、前記第2導電型の第1のシリコ
ン層と前記第2のシリコン層が前記第4のシリコン層に
接続されており、前記第3と第4のシリコン層が二端子
の電極となっている構造を有することを特徴とする集積
化積層容量。 (2、特許請求の範囲第1項記載の集積化積層容量にお
いて、前記酸化シリコン層は前記シリコン基板および前
記第1のシリコン層中への高濃度の酸素のイオン注入に
より形成されたものであり、前記第1のシリコン層は前
記イオン注入によって形成された酸化シリコン膜の表面
上に残存するシリコン結晶層を種として形成された不純
物添加エピタキシャル層であることを特徴とする集積化
積層容量。 (3)特許請求の範囲第1項記載の集積化積層容量にお
いて、前記酸化シリコン層はシリコン基板への高濃度の
酸素のイオン注入により、前記第1導電型と第2導電型
の第1のシリコン層はそれぞれ前記シリコン基板中への
第1導電型と第2導電型の不純物のイオン注入により形
成されたものであることを特徴とする集積化積層容量。 (4)特許請求の範囲第1項、第2項または第3項記載
の集積化積層容量において、前記第2.第3、第4のシ
リコン層はそれぞれが接続される前記第1のシリコン層
と同一導電型のエピタキシャル層であるか、不純物を含
まないエピタキシャル層であるか、もしくは多結晶シリ
コン層であることを特徴とする集積化積層容量。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP671683A JPS59132644A (ja) | 1983-01-20 | 1983-01-20 | 集積化積層容量 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP671683A JPS59132644A (ja) | 1983-01-20 | 1983-01-20 | 集積化積層容量 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59132644A true JPS59132644A (ja) | 1984-07-30 |
Family
ID=11645983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP671683A Pending JPS59132644A (ja) | 1983-01-20 | 1983-01-20 | 集積化積層容量 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59132644A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0414542A2 (en) * | 1989-08-24 | 1991-02-27 | Tosoh Corporation | Laminated silicon oxide film capacitors and method for their production |
-
1983
- 1983-01-20 JP JP671683A patent/JPS59132644A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0414542A2 (en) * | 1989-08-24 | 1991-02-27 | Tosoh Corporation | Laminated silicon oxide film capacitors and method for their production |
US5088003A (en) * | 1989-08-24 | 1992-02-11 | Tosoh Corporation | Laminated silicon oxide film capacitors and method for their production |
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