JPS59129975A - Ｖｔｒ編集装置の調相制御方式 - Google Patents
Ｖｔｒ編集装置の調相制御方式Info
- Publication number
- JPS59129975A JPS59129975A JP58003371A JP337183A JPS59129975A JP S59129975 A JPS59129975 A JP S59129975A JP 58003371 A JP58003371 A JP 58003371A JP 337183 A JP337183 A JP 337183A JP S59129975 A JPS59129975 A JP S59129975A
- Authority
- JP
- Japan
- Prior art keywords
- vtr
- signal
- circuit
- amount
- reference time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/022—Electronic editing of analogue information signals, e.g. audio or video signals
- G11B27/028—Electronic editing of analogue information signals, e.g. audio or video signals with computer assistance
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＶＴＲ編集装置における調和制御方式に関す
るものである。
るものである。
ＶＴＲ編集装置においては２編集精度を高めるためにＶ
ＴＲに対して調和制御を行なっている。
ＴＲに対して調和制御を行なっている。
この調和制御とは、再生ＶＴＲと記録ＶＴＲとが。
同一タイミングで編集開始点に入れるように編集装置か
らＶＴＲのテープ速度制御を行なうことである。ＶＴＲ
精密編集においては、±０フレームの編集精度が要求さ
れており、この精度を得るには、調和制御は不可欠であ
る。
らＶＴＲのテープ速度制御を行なうことである。ＶＴＲ
精密編集においては、±０フレームの編集精度が要求さ
れており、この精度を得るには、調和制御は不可欠であ
る。
従来の調和制御方式について第１図と第２図を用いて説
明する。第１図は、従来の調相方式の回路構成を示した
図で再生ＶＴＲ１台、記録ＶＴＲ１台の場合で、再生系
、記録系ともに機器構成は同じである。この動作は、Ｖ
ＴＲＩがらのタイムコード出力を、タイムコードリーダ
２で読み取り４ビツトのタイムデータに変換し、ＶＴＲ
インタフェース装置３に送る。ＶＴＲインタフェース装
置３は、マイクロコンピュータ等で構成したＶＴＲイン
テリジェントインタフェース装置でタイムコードリーダ
２及びメインコンビーータ（以下上ＣＰＵと略す）４と
のインタフェースをとって、タイムコードの読み取り処
理やＶＴＲＩの各種制御を行なう機能を有している。主
ＣＰＵ４は、再生、記録ＶＴＲのタイムコードデータを
人力して編集開始点までの夫々のプリロール値を演算し
て求め、その比較を行ない調和制御出力を得て再生ＶＴ
Ｒのテープ速度を制御して調相を行なっている。次に第
２図で調和制御時のＶＴＲ動作を説明する。第２図にお
いて（ａ）は和牛ＶＴＲ系、（ｂ）は記録 ＶＴＲ系の
動作を示す。ｐ、 ｌ ｐ２＋ Ｐ３は再生ＶＴＲの編
集開始点Ｐｌ＋編集終了点Ｐ２＋サーチ点Ｐ３を示す。
明する。第１図は、従来の調相方式の回路構成を示した
図で再生ＶＴＲ１台、記録ＶＴＲ１台の場合で、再生系
、記録系ともに機器構成は同じである。この動作は、Ｖ
ＴＲＩがらのタイムコード出力を、タイムコードリーダ
２で読み取り４ビツトのタイムデータに変換し、ＶＴＲ
インタフェース装置３に送る。ＶＴＲインタフェース装
置３は、マイクロコンピュータ等で構成したＶＴＲイン
テリジェントインタフェース装置でタイムコードリーダ
２及びメインコンビーータ（以下上ＣＰＵと略す）４と
のインタフェースをとって、タイムコードの読み取り処
理やＶＴＲＩの各種制御を行なう機能を有している。主
ＣＰＵ４は、再生、記録ＶＴＲのタイムコードデータを
人力して編集開始点までの夫々のプリロール値を演算し
て求め、その比較を行ない調和制御出力を得て再生ＶＴ
Ｒのテープ速度を制御して調相を行なっている。次に第
２図で調和制御時のＶＴＲ動作を説明する。第２図にお
いて（ａ）は和牛ＶＴＲ系、（ｂ）は記録 ＶＴＲ系の
動作を示す。ｐ、 ｌ ｐ２＋ Ｐ３は再生ＶＴＲの編
集開始点Ｐｌ＋編集終了点Ｐ２＋サーチ点Ｐ３を示す。
又Ｐ４． ＋ Ｐ！ｔ ＋ ｐｏは、記録ＶＴＲの編集
開始点Ｐ４＋編集終了点Ｐ５＋ サーチ点Ｐ６である。
開始点Ｐ４＋編集終了点Ｐ５＋ サーチ点Ｐ６である。
編集動作に入ると。
再生ＶＴＲと記録ＶＴＲは２編集開始点ｐ、 ＋ Ｐ４
の各数秒前のサーチ点Ｐ３．Ｐ６にテープの頭出しを行
ない、これが完了すると双方のＶＴＲがプリロールして
２編集開始点Ｐ、 、 Ｐ４までの間で同一タイミング
で編集点に入れるようにするために記録ＶＴＲのプリロ
ール量と再生ＶＴＲのプリロール量を演算して求め、こ
の値の比較を行って比較値が零になるように再生ＶＴＲ
側のテープ速度を制御する。すなわち記録ＶＴＲの編集
開始点Ｐ４までのプリロール量と再生ＶＴＲのその量と
を常に一致させるように再生ＶＴＲ側のテープ速度を制
御する。編集開始点Ｐ、 ’＋ ｐ４かもＶＴＲテープ
のサーチ点ｐ３＋ Ｐ６までは、Ｖ’ＴＲの種類により
異なるが一般的には５秒〜１０秒にしている。例えば６
５秒の場合は、サーチ点から２．５秒間が調和期間、そ
の後の４秒間がサーボロック安定待期間に配分して２編
集開始点Ｐ、 、 Ｐ４では、サーボロックが完全に安
定になるように考慮している。
の各数秒前のサーチ点Ｐ３．Ｐ６にテープの頭出しを行
ない、これが完了すると双方のＶＴＲがプリロールして
２編集開始点Ｐ、 、 Ｐ４までの間で同一タイミング
で編集点に入れるようにするために記録ＶＴＲのプリロ
ール量と再生ＶＴＲのプリロール量を演算して求め、こ
の値の比較を行って比較値が零になるように再生ＶＴＲ
側のテープ速度を制御する。すなわち記録ＶＴＲの編集
開始点Ｐ４までのプリロール量と再生ＶＴＲのその量と
を常に一致させるように再生ＶＴＲ側のテープ速度を制
御する。編集開始点Ｐ、 ’＋ ｐ４かもＶＴＲテープ
のサーチ点ｐ３＋ Ｐ６までは、Ｖ’ＴＲの種類により
異なるが一般的には５秒〜１０秒にしている。例えば６
５秒の場合は、サーチ点から２．５秒間が調和期間、そ
の後の４秒間がサーボロック安定待期間に配分して２編
集開始点Ｐ、 、 Ｐ４では、サーボロックが完全に安
定になるように考慮している。
これまでは、再生ＶＴＲ１台、記録ＶＴＲ’１台の例に
ついて述べたが、一般には再生ＶＴＲを同時に２台〜６
台、場合によっては、これ以上のＶＴＲを使用すること
もあり得る。本方式では。
ついて述べたが、一般には再生ＶＴＲを同時に２台〜６
台、場合によっては、これ以上のＶＴＲを使用すること
もあり得る。本方式では。
前述した如く記録ＶＴＲを基準として再生ＶＴＲを調相
する制御方式を採用しているために、再生ＶＴＲ数が４
台、あるいは５台となると演算、比較処理に要する時間
がかかり過ぎて、細かく調和制御することが出来なくな
り、±０フレーム精度の調和が出来なくなり、また、調
和時に一時的に主ＣＰＵ が過負荷となる欠点があった
。
する制御方式を採用しているために、再生ＶＴＲ数が４
台、あるいは５台となると演算、比較処理に要する時間
がかかり過ぎて、細かく調和制御することが出来なくな
り、±０フレーム精度の調和が出来なくなり、また、調
和時に一時的に主ＣＰＵ が過負荷となる欠点があった
。
本発明は、これらの欠点を除去するために、各ＶＴＲ毎
に設けたＶＴＲインクフェース装置で調相の基準となる
信号を作成して、該ＶＴＲインタフェース装置毎に調和
を行なうことを可能にしたものである。
に設けたＶＴＲインクフェース装置で調相の基準となる
信号を作成して、該ＶＴＲインタフェース装置毎に調和
を行なうことを可能にしたものである。
以下本発明の調和制御方式を第３図、第４図を用いて説
明する。第３図は２本発明の調相制御方式のブロック図
で、５は調和機能を内蔵したＶＴＲインタフェース装置
、６は第１図の主ＣＰＵ４から調相機能を除いた主ＣＰ
Ｕ、７は複合同期信号の入力端子、８は１フレ一ム周期
のパルス作成回路。
明する。第３図は２本発明の調相制御方式のブロック図
で、５は調和機能を内蔵したＶＴＲインタフェース装置
、６は第１図の主ＣＰＵ４から調相機能を除いた主ＣＰ
Ｕ、７は複合同期信号の入力端子、８は１フレ一ム周期
のパルス作成回路。
９は１フレ一ム周期のパルス信号である。第１図と同一
番号は、同一機能を示す。次に動作について説明する。
番号は、同一機能を示す。次に動作について説明する。
入力端子７に複合同期信号を加えて。
■フレーム周期のパルス作成回路８で垂直同期信号を抽
出してこの信号より１フレ一ム周期の信号９を作成して
、ＶＴＲインタフェース装置５に分、配し、プリロール
開始時から該インタフェース装置５で調和の基準信号と
するリファレンスタイム信号を作成する。ＶＴＲインタ
フェース装置５はタイムコードリーダ２の出力のタイム
データを人力して、プリロール開始時から編集開始点ま
でのプリロール中の時のプリロール量を求めてリファレ
ンスタイム値とその量の比較を行ないその差がなくなる
ようにＶＴＲ毎に調和制御を行なっている。この動作に
ついて第４図で説明する。
出してこの信号より１フレ一ム周期の信号９を作成して
、ＶＴＲインタフェース装置５に分、配し、プリロール
開始時から該インタフェース装置５で調和の基準信号と
するリファレンスタイム信号を作成する。ＶＴＲインタ
フェース装置５はタイムコードリーダ２の出力のタイム
データを人力して、プリロール開始時から編集開始点ま
でのプリロール中の時のプリロール量を求めてリファレ
ンスタイム値とその量の比較を行ないその差がなくなる
ようにＶＴＲ毎に調和制御を行なっている。この動作に
ついて第４図で説明する。
第４図はＶＴＲインタフェース装置５に含まれる調相回
路のブロック図で、１０は１フレ一ム周期のパルス入力
端子、１１は論理積回路、１２は論理積回路１１の人力
ゲート信号、１３はリファレンスタイマ回路、１４はロ
ーカルＣＰＵ回路、１５はタイムデータ入力端子、１６
はリファレンスタイム出力信号。
路のブロック図で、１０は１フレ一ム周期のパルス入力
端子、１１は論理積回路、１２は論理積回路１１の人力
ゲート信号、１３はリファレンスタイマ回路、１４はロ
ーカルＣＰＵ回路、１５はタイムデータ入力端子、１６
はリファレンスタイム出力信号。
１７はプＩＪ Ｏ−ル量の設定信号を送る径路、調相出
力信号である。この動作は、調和制御開始前にローカル
ＣＰＵ１４によって、径路１７を通してタイマ回路１３
ニブリロール量をセットする。この値は前述した如く５
〜１０秒の値でマイナス値にセットする。次に調相開始
のタイミングで論理積回路１１のゲート信号１２をＨｉ
ｇｈ レベルにてタイマ回路１３を１フレーム毎にイ
ンクリメントして、リファレンスタイム信号１６を作成
する。ローカルＣＰＵ１４は。
力信号である。この動作は、調和制御開始前にローカル
ＣＰＵ１４によって、径路１７を通してタイマ回路１３
ニブリロール量をセットする。この値は前述した如く５
〜１０秒の値でマイナス値にセットする。次に調相開始
のタイミングで論理積回路１１のゲート信号１２をＨｉ
ｇｈ レベルにてタイマ回路１３を１フレーム毎にイ
ンクリメントして、リファレンスタイム信号１６を作成
する。ローカルＣＰＵ１４は。
端子１５よりタイムデークを人力して編集開始点までの
プリロール量を求め、この値とリファレンスタイム信号
１６の絶対値との比較を行なってリファレンスタイム値
が小さい場合は、ＶＴＲ速度を早めるように調和出力信
号１８を出力し、逆に大きい場合は、ＶＴＲ速度を遅く
するように調和出力信号１８を出力して、ＶＴＲの速度
制御を行なう。本方式のＶＴＲ動作を第５図を用いて補
足説明する。ｔａ）はリファレンスタイム値、（ｂ）は
再生ＶＴＲの動作。
プリロール量を求め、この値とリファレンスタイム信号
１６の絶対値との比較を行なってリファレンスタイム値
が小さい場合は、ＶＴＲ速度を早めるように調和出力信
号１８を出力し、逆に大きい場合は、ＶＴＲ速度を遅く
するように調和出力信号１８を出力して、ＶＴＲの速度
制御を行なう。本方式のＶＴＲ動作を第５図を用いて補
足説明する。ｔａ）はリファレンスタイム値、（ｂ）は
再生ＶＴＲの動作。
ｔｃ）は記録ＶＴＲの動作を示している。各ＶＴＲは。
プリロール中の調相期間にリファレンスタイム値（ａ）
の絶対値と編集開始点ｐ、 ｌ ｐ、までのブＩＪ Ｏ
−ル量とを一致させるようにＶＴＲの速度制御を行ない
調相を行なう。
の絶対値と編集開始点ｐ、 ｌ ｐ、までのブＩＪ Ｏ
−ル量とを一致させるようにＶＴＲの速度制御を行ない
調相を行なう。
以上説明した如く本発明によれば、調相基′準信号をＶ
ＴＲ毎に設けて、各ＶＴＲ毎に調和を行なうことによっ
て接続ＶＴＲ数に関係なく調和制御を行なうことができ
、容易に編集精度±０フレームを得ることができる。又
、主ＣＰＵから調相機能を分離できるので、主ＣＰＵの
負荷を軽減することができる。
ＴＲ毎に設けて、各ＶＴＲ毎に調和を行なうことによっ
て接続ＶＴＲ数に関係なく調和制御を行なうことができ
、容易に編集精度±０フレームを得ることができる。又
、主ＣＰＵから調相機能を分離できるので、主ＣＰＵの
負荷を軽減することができる。
第１図は、従来のＶＴＲ編集装置の調相方式の回路構成
を示す図、第２図は、従来の調相動作を示す図、第３図
は９本発明の調相方式の回路構成を示す図、第４図は２
本発明の調相方式における調相回路を示すブロック図、
第５図は本発明の調和動作を示す図である。
を示す図、第２図は、従来の調相動作を示す図、第３図
は９本発明の調相方式の回路構成を示す図、第４図は２
本発明の調相方式における調相回路を示すブロック図、
第５図は本発明の調和動作を示す図である。
Claims (1)
- 【特許請求の範囲】 ＶＴＲ編集装置の調和制御方式において、■フレーム周
期のパルス信号を作成する回路と、該回路の出力パルス
信号を調和開始のタイミングでゲートする回路と、該回
路の出力信号と調和開始前に設定されたプリロール量と
によって調和の基準となるリファレンスタイム信号を作
成する回路と。 積回路の出力信号とテープタイムデータ信号とを人力と
し論理演算および比較を行なって調和出力信号を作成す
る回路とを有し、前記リファレンスタイム信号とＶＴＲ
のプリロール量との比較を行なって調和制御をすること
を特徴とするＶＴ−Ｒ編集装置の調和制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003371A JPS59129975A (ja) | 1983-01-14 | 1983-01-14 | Ｖｔｒ編集装置の調相制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003371A JPS59129975A (ja) | 1983-01-14 | 1983-01-14 | Ｖｔｒ編集装置の調相制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129975A true JPS59129975A (ja) | 1984-07-26 |
Family
ID=11555485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003371A Pending JPS59129975A (ja) | 1983-01-14 | 1983-01-14 | Ｖｔｒ編集装置の調相制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217254A (ja) * | 1983-05-23 | 1984-12-07 | Nec Corp | Ｖｔｒの調相装置 |
| JPH0244878A (ja) * | 1988-08-04 | 1990-02-14 | Victor Co Of Japan Ltd | 同期運転制御装置及び同期運転制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625272A (en) * | 1979-08-08 | 1981-03-11 | Nec Corp | Rotary phase modification system of vtr |
| JPS5766578A (en) * | 1980-10-09 | 1982-04-22 | Sony Corp | Editing controller |
-
1983
- 1983-01-14 JP JP58003371A patent/JPS59129975A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625272A (en) * | 1979-08-08 | 1981-03-11 | Nec Corp | Rotary phase modification system of vtr |
| JPS5766578A (en) * | 1980-10-09 | 1982-04-22 | Sony Corp | Editing controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217254A (ja) * | 1983-05-23 | 1984-12-07 | Nec Corp | Ｖｔｒの調相装置 |
| JPH0244878A (ja) * | 1988-08-04 | 1990-02-14 | Victor Co Of Japan Ltd | 同期運転制御装置及び同期運転制御方法 |
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