JPS59122222A

JPS59122222A - 電圧レベル変換回路

Info

Publication number: JPS59122222A
Application number: JP57229902A
Authority: JP
Inventors: Toshiji Nishimura; 西村　俊帥; Noriaki Kondou; 近藤　紀陽
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-12-28
Filing date: 1982-12-28
Publication date: 1984-07-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、２値的なパルス信号の少な（とも一方の電圧
値レベルン変換する電圧レベル変換回路に関し、特に、
多値レベル信号でたとえば電荷結合素子乞駆動するＣＣ
Ｄクロックトライバ回路等に用いて好適な電圧レベル変
換回路に関する。

〔背景技術とその問題点〕

一般の７集積回路（以下ＩＣという。）においては、た
とえば＋５Ｖ単一の動作電源で用いられるものが多（、
電圧レベルを変換する必要性は少ないが、たとえば固体
撮像装置に用いられる電荷結合素子（チャージ・カップ
ルド・デバイス、以下ＣＣＤという。）等を駆動する場
合に、多値レベルのクロ、り信号が必要とされることが
ある。

すなわち、たとえばＣＣＤ撮像素子の受光素子部と信号
転送部との間に設けられる読出ゲート部上の電極が信号
転送電極の一部と兼用して形成されろ場合に、低電圧の
転送り口、クパルスに高電圧の読出しクロックパルス乞
重畳したような多値レベルのクロック信号暑上記読出・
転送兼用電極に供給する必要がある。

このようなＣＣＤ撮像素子のクロ、り駆動回路の一例を
第１図に示す。この第１図において、電源端子１は抵抗
２を介して駆動制御ライン３に接続され、このライン３
と接地との間には４個のスイッチング・トランジスタ４
ａ　、４ｂ　、４ｃ、４ｄが挿入接続されている。これ
らのトランジスタは全てＮＰＮ型であり、各エミ、夕は
接地され、トランジスタ４ａのコレクタは直接、トラン
ジスタ４ｂのコレクタは抵抗５ｂ’Ｙ介し、トランジス
タ４Ｃのコレクタは抵抗５ｃ’ａ＝介し、トランジスタ
４ｄのコレクタは抵抗５ｄＹ介して、それぞれ上記ライ
ン３に接続されている。そして、これらのトランジス３
４　ａ　、　４　ｂ　、　４　ｃ　、　４　ｄの各ベー
スに、それぞれ第２図Ａ、Ｂ、Ｃ，Ｄに示すような制御
パルス信号が供給されるとき、ライン３には第２図Ｅに
示すような４値レベルの電圧波形が表われる。この第２
図Ｅの各電圧レベルＥ　ａ　、　Ｅ　ｂ＋Ｅｃ、Ｅｄは
、それぞれトランジスタ４ａ１４ｂ＋４ｃ、４ｄがオン
したときに電源端子１の電圧ケ分圧して得られるもので
あり、たとえば第２図への信号によりトランジスタ４ａ
がオンしている間は、電源端子１の電圧が抵抗２とトラ
ンジスタ４ａのコレクターエミ、り間抵抗（略ゼロに近
い）とで分圧されてライン３に電圧Ｅａ、（略ゼロレベ
ルとなる）が表われ、第２図Ｂの信号によりトランジス
タ４ｂがオンしている間は抵抗２と略抵抗５ｂとによる
分電圧Ｂｂが表われ、以下同様である。

ライン３に表われた第２図Ｅのような電圧波形信すζ、
ｉ；、　　−７／ｆ：／ｆγ乞介してＷ力回路１０＆で
送られる。出力回路１０は、たとえば、互いに相、補的
なＮＰＮ型トランジスタ１１とＰＮＰ型トランジスタ１
２と暑直列接続して正、負の電源端子１３゜１４間に挿
入した、いわゆるコンプリメンクリ・アンプ？用いてお
り、これらのトランジスタ１１゜１２の接続点より第２
図Ｆに示すような４値レベルの出力２得て、この出力に
よりＣＣＤ撮像素子、すなわち第１図の等価容量９ビ駆
動している。ここで、ライン３よりコンデンサ７乞介し
て入力された信号は、ダイオード１５を弁しトランジス
タ１１のベース［、また、ダイオード１６ン介しトラン
ジスタ１２のベースに、それぞれ供給されている。

このような従来の多値レベルのＣＣＤりＩ：＋ツク駆動
回路においては、電源端子１の電圧７分圧して第２図Ｅ
の出力を得ている点、および出力回路１０の各トランジ
スタ１１，１；２は能動領域で動作している点より、電
力損失（〕くワーロス）が大きく、多大の消費電力？要
するという欠点がある。

また、各トランジスタ４ａ〜４ｄの切換過渡時のわずか
のタイミングのずれによって微細幅のノくルス（いわゆ
るヒゲ状パルス）等が発生し、スイ。

チング・ロスやノイズの原因ともなり好ましくない。

ここで、ＣＣＤ撮像素子の等価容量値は約１００００ｐ
Ｆもの大容量であることが多く、シかもクロック信号に
は、たとえば、水平走査周波数を１ラインの受光素子数
倍した高周波数が要求され、結果として大電流を極めて
高速で切換制御することが必要とされる。このような大
容量負荷乞高速切換制御する場合には、電圧レベルビ高
めることが望まれ、上記多値レベル駆動の要求とも相ま
って、パワーロスが少な（集積回路化も容易な電圧レベ
ル変換回路が強く望まれることになる。

〔発明の目的〕

本発明は上記実情に鑑み、ＣＣＤ撮像素子のような大容
量負荷を高速でしかも多値レベルで駆動制御する駆動回
路等に用いて好適な電圧レベル変換回路の提供を目的と
する。

〔発明の概要〕

上述の目的を達成するため、本発明に係る電圧レベル変
換回路は、第１、第２の同一導電型のスイッチング素子
のそれぞれ一方の端子？共通接続して第１の電圧レベル
の電源端子に接続し、これら第１、第２のスイッチング
素子のそれぞれ他方の端子馨これらのスイッチング素子
とは相補導電型の第３、第４のスイッチング素子のそれ
ぞれ一方の端子に接続し、これら第３、第４のスイッチ
ング素子のそれぞれ他方の端子を共通接続して第２の電
圧レベルの電源端子に接続し、上記第１のスイッチング
素子の制御端子ビ第２のスイッチング素子と第４のスイ
ッチング素子との接続点に接続し、上記第２のスイッチ
ング素子の制御端子を第１のスイッチング素子と第３の
スイッチング素子との接続点に接続し、入力信号および
その反転信号？上記第３、第４のスイッチング素子のそ
れぞれの制御端子に供給し、この入力信号の電源電圧と
なる第３、第４の電圧レベルの一方ビ上記第１、・第２
の電圧レベルの一方と等しくシ、それぞれの他方の電圧
レベル７互いに異ならせることにより電圧レベルを変換
下ることを特徴としている。

〔実施例〕

先ず、本発明に係る電圧レベル変換回路の基本的構成を
説明し、次に、この電圧レベル変換回路を用いｙ、−Ｃ
ＣＤ撮像素子駆動用のクロ、り・ドライバ回路の一具体
例乞説明する。

第３図は本発明に係る電圧レベル変換回路の基本的な一
実施例を示し、スイッチング素子として金属−石史化物
一半導体構造電界効果トランジスタ（ＭＯＳ−ＦＥＴ、
以下ＭＯ８という。）を用い、互いに相補的なＰチャネ
ルＭＯ８，ＮチャネルＭＯ８乞同−半導体基板上に形成
したコンプリメンタリＭＯ８（以下ＣＭＯ８という。）
を用いている。この第３図において、同一導電型の第１
、第２のスイッチング素子であるＰチャネルＭＯ８２１
，２２と、これらと相補的な導電型の第３、第４のスイ
ッチング素子であるＮチャネルＭＯＳ２３．２４とによ
り、ＣＭＯＳのＲ−Ｓフリップフロップが構成されてい
る。丁なわち、ＰチャネルＭＯ８２１゜２２の各ソース
は共通接続されて第］の電圧レベル■１の電源端子２５
に接続されている。これらのＭＯＳ２１．２２の各ドレ
インは、ＮチャネルＭＯＳ２３．２４の各ドレインにそ
れぞれ接続され、ＰチャネルＭＯ８２１のゲートがＭＯ
Ｓ２２．２４の各ドレインの接続点Ｂに接続され、Ｐチ
ャネルＭＯ８２２ノケー　トカＭＯ８２１、２３ノ各ド
レインの接続点Ａに接続されている。ＮチャネルＭＯＳ
２３．２４の各ソースは共通接続されて第２の電圧レベ
ルＶ２の電源端子２６に接続されている。入力端子２７
からの入力信号は、そのままＭＯＳ２３のゲートに、ま
たインバータ（反転増幅器）２８で反転されてＭＯＳ２
４のゲートに、それぞれ供給されている。さらに、ＭＯ
Ｓ２１．２３の各ドレインの共通接続点Ａに接続された
出力端子２９Ａ。

およびＭＯＳ２２，２４の各ドレイン接続点Ｂに接続さ
れた出力端子２９Ｂの少なくとも一方から出カン取り出
している。

また、本発明の要部として、入力信号の電源電圧となる
第３、第４の電圧レベルのうちの一方を上記第１、第２
の電圧レベルのうちの一方と等しくシ、それぞれの他方
２互いに異ならせている。

本実施例においては、第２の電圧レベル■２をたとえば
接地レベルとして、入力信号の一方の電圧レベルに等し
く設定し、入力信号の他方の電圧レベル乞一般のＩＣ（
集積回路）等で多（用いられている＋５ｖとし、第１の
電圧レベルＶ１をこＪｔよりも高（たとえば＋ＩＯＶと
している。すなわち、入力端子２７に供給される入力信
号は、’Ｌ’（０−レベル）時に略ＯＶ、’Ｈ’（ハイ
レベル）時に略５Ｖとなるようなスイッチング・パルス
信号であり、第３図の電圧レベル変換回路はこれ７略Ｏ
〜１゜Ｖの振幅のパルス信号に変換する。

このような電圧レベル変換回路の動作を説明する。先ず
、入力端子２７にＯｖ近傍のレベル゛Ｌ″が供給される
とき、入力゛Ｌ′はそのままＮチャネルＭＯＳ２３のゲ
ートに供給され、またインバータ２８で反転されて５Ｖ
近傍のレベル゛Ｈ″となってＮチャネルＭＯＳ２４のゲ
ートに供給される。これらのＭＯＳ２３．２４のソース
および半導体基体（サブストレート）はＯＶの第２の電
圧レベルにあるから、ＭＯＳ２３はオフし、ＭＯＳ２４
はオンする。こ′のとき、ＭＯＳ　２１．．２３の各ド
レインの接続点への電圧レベルが上昇し、ＰチャネルＭ
Ｏ８２２のゲート電圧レベル？高めるため、ＭＯＳ２２
はオフ方向に動作するとともに、ＭＯＳ２２．２４の各
ドレインの接続点Ｂの電圧レベルが下降し、Ｐチャネル
ＭＯＳ２１のゲート電圧レベル７低くするため、ＭＯＳ
２１はオン方向に動作する。そして、ＭＯ８２１０オン
方向動作による接続点Ａの電圧レベル上昇と、ＭＯＳ２
２のオフ方向動作による接続点Ｂの電圧レベル降下とが
、ＭＯＳ２１゜２２の互いに他の動作乞促進させるよう
に作用し、最終的にはＭＯＳ２１が完全にオンし、ＭＯ
Ｓ２２が完全にオフする。すなわち、このときの各接続
点へ、Ｂの電圧レベルは、それぞれ略１０ｖ、略０■と
なり、これが出力端子２９Ａ、２９Ｂ”ｒ介してそれぞ
れ取り出される。

次に、入力端子２７が５Ｖ近傍のレベル゛Ｈ＃に切換わ
りたときには、ＮチャネルＭＯＳ２３のゲートにＨ′が
、ＮチャネルＭＯＳ２４のゲートにインバータ２８で反
転されたＯｖ近傍のレベル１Ｌ“が、それぞれ供給され
る。このときＭＯＳ２３はオンし、ＭＯＳ２４はオフす
るから、接続点への電圧レベルが下降し、接続点Ｂの電
圧レベルが上昇する。したがって、ＰチャネルＭＯＳ２
１はオフ方向に、ＰチャネルＭＯＳ２２はオン方向に、
それぞれ動作し、前述と同様にこれらの動作がそれぞれ
他方のＰチャネルＭＯ３の動作を促進させるように作用
するため、最終的ＫＭＯ８２１は完全にオフし、ＭＯＳ
２２は完全にオンする。このときの各接続点Ａ、Ｈの電
圧レベルは、それぞれ略Ｏ■２略１０Ｖとなり、これら
が出力端子２９Ａ。

２９Ｂ’＆介してそれぞれ取り出される。

したがって、入力端子２７に供給されたＯｖから５Ｖｔ
での最大振幅が略５Ｖｐｐのスイッチング・パルス信号
は、出力端子２９Ａあるいは２９ＢからＯｖ〜］、ＯＶ
の最大振幅が略１０　Ｖｐｐのスイッチング・ノ（ルス
信号となって取り出１ｈる。Ｔなわち、入力パルスの一
方の電圧レベル０■暑共通とし、他方の電圧レベル５■
乞１０Ｖに変換下ることにより、パルス振幅変換が行な
われる。こ・のような電圧レベル変換回路ケ２個以上用
いて、入力パルスのローレベル’ｔ７トハイレベル’Ｈ
’の双方の電圧レベル？変換することも容易に行なえる
。

このような電圧レベル変換回路によれば、スイッチング
動作であるため従来のアナログ的な電圧レベル変換に比
べて電力損失が少なくてすみ、しかもＣＭＯＳスイ、チ
ング素子対の一方がオンのとき他方は必ずオフであるた
め消費電力が極めて少なく、集積回路化も容易で、高効
率の電圧レベル変換が行なえる。

次に、第４図は、このような電圧レベル変換回路２用い
て構成されたＣｃＤ撮像素子のクロック駆動回路（ＣＣ
Ｄクロック・ドライバ）の−具体例乞ブロック図により
示している。この第４図の各７ソツプフロソプＦＦ、〜
ＦＦ２．がそれぞれ上述した第３図に示す電圧レベル変
換用フリ、プフロップとほぼ同様な構成を有し、具体的
回路構成はたとえば第５図のようになる。入力端子３２
，３３゜３４には一般の集積回路等からのたとえば第６
図Ａｒ　Ｂ　＋　ＣＫ示すようなパルス信号Ｐ２−Ｐｓ
　、Ｐ４が供給され、このパルス信号の振幅はたとえば
略０■〜５ｖの略５Ｖｐｐとなっている。これらの入力
端子３２，３３．３４と電圧変換用７リツプフロツプＦ
　Ｆ１＋〜Ｆ１４との間には、論理回路部４ｏが配設さ
れている。この論理回路部４ｏは、７１ノツプフロツプ
Ｆ　Ｆ＋　＋〜ＦＦ２４と同一半導体基板上に形成され
ており、入力端子３２に順次接続されたインバータ（反
転増幅器）　４１　ａ、　、　４　ｌ　ｂと、入力端子
３３に順次接続されたイνバータ４２ａ、４２ｂと、入
力端子３４に順次接続されたインバータ４３ａ。

４３ｂと、インバータ４１ａ、４２ａ、４３ａがらの出
力が入力される３人カＮＡＮＤ回路４４と、インバーＪ
４１　ｂ　、４２ａ　、４３ａからの出力が入力される
３人力Ｎ　ＡＮＤ回路４５と、インバータ４２ｂ、４３
ａからの出力が入力される２人カＮＡＮＤ回路４６と、
これらのＮＡＮＤ回路４４゜４５．４６からの出力？そ
れぞれ反転するインバータ４７，４８．４９とより構成
されている。そして、各インバータ４７，４８．４９か
らは第６図り、Ｅ、Ｆに示すようなパルス信号がそれぞ
れ出力され、電圧レベル変換用７９７１７ロ、プＦＦ、
、。

ＦＦ１２　、　ＦＦｌ３のそれぞれのセット端子Ｓに供
給される。これらのフリ、プフロ、プＦＦ＋　Ｉ　、Ｆ
ＦＩ２　、ＦＥ３の各リセット端子Ｒには、ＮＡＮＤ回
路４４，４５゜４６からの出力がそれぞれ供給されろ。

また、フリップフロ、プＦＦ、４のセット端子Ｓにはイ
ンバータ４３ｂからの出力が、リセット端子Ｒにはイン
バータ４３ａからの出力が、それぞれ供給されている。

このような論理回路部４０の各インバータおよびＮＡＮ
Ｄ回路は、第５図に示すように、標準的々ＣＭＯＳイン
バータ、ＣＭＯ８−ＮＡＮＤゲートの構成となっている
。そして、各入力端子３２，３３゜３４の入力信号Ｐ、
、　、　Ｐ３．　Ｐ４　に対して、インパーク４７から
の第６図りの出力信号はＰ２・Ｐ３・Ｐ４となり、イン
バータ４８からの第６図Ｅの出力信号はＰ２・Ｐ３・Ｐ
４となり、インパーク４９からの第６図Ｆの出力信号は
Ｐ３・Ｐ４となる。

次に、第１段目の電圧変換用フリップフロップＦＦ、、
　％ＦＦＩ４は、入力信号レベル範囲たとえばＯ〜５ｖ
に対して、・・インベル側の＋５ＶＹ共通化し、ローレ
ベル側をたとえば一５ＶＫ変換するものであり、これら
のフリップフロ、プＦＦ、、〜ＦＦ、　４の正電源端子
にはＥ。（これビたとえば→５ｖとする。）の電圧レベ
ルの電圧源５０を接続し、負電源端子にはＥ、（これを
たとえば−５ｖとする。）の電圧レベルの電圧源５１乞
接続している。このようなローレベル側？変換する場合
には、前記第１、第２のスイッチング素子にＮチャネル
ＭＯ８’Ｙ用い、１３、第４のスイッチング素子にＰチ
ャネルＭＯＳン用いる。

すなわち、第５図のたとえばフリ、プフロップＦＦ、、
において、第１、第２のスイッチング素子であるＮチャ
ネルＭＯ３１１１，１１２の各ソースは共通接続されて
電圧レベルＥ１の電圧源５１に接続され、これらのＭＯ
Ｓ１１１，１１２の各ドレインは、第３、第４のスイッ
チング素子であろＰチャネルＭＯ８１１３，１１４の各
ドレインに接続され、これらのＭＯＳ１１３，１１４の
各ソースは共通接続されて電圧レベルＥＯの電圧源５０
に接続されている。ＩＶＩＯ３ＩＩＩのゲートはＭＯＳ
１１２．１１４の各ドレインの接続点に接続され、ＭＯ
Ｓ１１２のゲートはＭＯＳ１１１，１１３の各ドレイン
の接続点に接続され、ＭＯＳ１１３゜１１４の各ゲート
には互いに反転関係の入力信号が供給されている。この
フリップフロッグＦＦ、。

は、ＭＯＳ１１３のゲートがセット端子Ｓに、ＭＯＳ１
１４のゲートがリセット端子Ｒに、ＭＯＳ　１１２゜１
１４の各ドレインの接続点が非反転出力端子Ｑに、ＭＯ
Ｓ１１１，１１３の各ドレインの接続点が反転出力端子
Ｑに、それぞれ対応している。他のフリップフロップＦ
Ｆ、２〜ＦＦ、４　も同様に構成されている。

このような構成のフリ、ブフロップＦＦ、、において、
セット端子ＳであるＭＯＳ１１３のゲートにＯＶ近傍の
Ｌ″が供給され、リセット端子ＲであるＭＯ８１１４の
ゲートに５ｖ近傍の゛「が供給されるとき、前述と同様
な作用により最終的にＭＯＳ１１１がオフし、ＭＯＳ１
１２がオンする。したがって、ＭＯＳ１１２のドレイン
に接続された出力端子Ｑからは一５Ｖ近傍のローレベル
出力が、ＭＯＳ１１１のドレインに接続された出力端子
Ｑからは＋５ｖ近傍のハイレベル出力がそれぞれ得られ
る。捷だ、端子Ｓに＋５ｖ近傍のＨ″が、端子ＲＫＯＶ
近傍のＬ″がそれぞれ供給されたときには、端子Ｑから
＋５Ｖ近傍のハイレベル出力が、端子Ｑから一５Ｖ近傍
のローレベル出力がそれぞれ得られる。他のフリ、プフ
ロップＦＦ１２〜ＦＦ、、も同様である。

次に、フリップフロップＦＦ、、〜ＦＦ１４の各出力端
子Ｑからの出力は、次段のフリップフロ、プＦＦ２□〜
ＦＦ２．の各セット端子Ｓにそれぞれ送られ、フリ、ブ
フロップＦＦ、、〜ＦＦ、の各出力端子Ｑからの出力は
フリップフロップＦＦ２、〜ＦＦ２４の各リセット端子
ＲＫそれぞれ送られる。この第２段目のフリップフロッ
プＦＦ２’、　−ＦＦ２．は、第１段目のフリップフロ
ップＦＦ、、〜ＦＦ、、からの出力パルス信号の電圧レ
ベル範囲路−５ｖ〜＋５Ｖ（最大振幅路ｉ　０　Ｖｐｐ
　）に対して、ローレベル側の一５Ｖを共通化し、ハイ
レベル側をたとえば＋ＩＯＶに変換して略−５Ｖ〜＋１
０ｖ（最大振幅路１５Ｖｐｐ）のパルス信号７得るもの
である。このため、ノリツブフロ、プＦＦ２１〜ＦＦ２
４の負電源端子には上記Ｅ＋（ｒ、：とえば−５Ｖ）の
電圧レベルの電圧源５１を接続し、正電源端子にはＥ、
（これヲタとえば＋］、ＯＶとする。）の電圧レベルの
電圧源５４ビ接続している。、この・・インベル側の電
圧レベル？変換するためのフリップフロップＦＦ、〜Ｆ
Ｆ２４の具体的構成は、第５図に示すように、第１、第
２のスイッチング素子としてＰチャネルＭＯ８乞、第３
、第４のスイッチング素子としてＮチャネルＭＯＳ乞そ
れぞれ用いればよい。これは、前記第３図と同じ構成で
あり、第３図のｖ１乞Ｅ４に、■２をＥｌにする以外は
全（同様な動作となる。

次に、フリ、プフロップＦＦ２１の出力端子Ｑからの出
力暑インバータ６１で反転してＣＣＤ：駆動用アナログ
・スイッチとしてのＮチャネルＭＯＳ７１のゲートに供
給し、フリップフロップＦＦ２２のＱ出力乞インバータ
６２で反転してアナログ・スイッチとなるＮチャネルＭ
ＯＳ７２のゲートに供給し、フリッフリ口、プＦＦ２３
のＱ出力をインノく一タ６３で反転してアナログ・スイ
ッチのＮチャネルＭＯＳ７３のゲートに供給し、さらに
、フリ、プフロツプＦ　Ｆ２４の出力端子Ｑからの出カ
ンイン・々−タ６４で反転してアナログ・スイッチとし
てのＰチャネルＭＯ８７４のゲートに供給している。各
ＮチャネルＭＯ８７１，７２，７３の各ドレインには、
各電圧レベルＥ、　　、Ｆ２．Ｅ、の電圧源５１５２゜
５３がそれぞれ接続きれ、ＰチャネルＭＯ８７４のソー
スには電圧レベルＥ４の電圧源５４が接続されている。

これらの電圧源５１．５２．５３．５４の電圧レベルは
、Ｅ＋　＜　Ｆ２　＜　Ｆ３　＜　Ｆ４の関係となって
おり、ＮチャネルＭＯＳ７１．７２．７３の各ソースお
よびＰチャネルＭＯ８７４のドレインを共通接続した出
力ライン７６には第６図Ｇに示すような段階状の多値レ
ベル（Ｅｌ〜Ｅ４の４値レベル）の出力信号が得られる
。この出力信号は、たとえばＣＣＤ撮像素子としての等
価容量γ０に供給される。

ここで、ＣＣＤ駆動用アナログ・スイッチと彦るＭＯＳ
７１〜７４のうち、最高電圧レベルＥ、、ｗスイッチン
グ制御するためのＭＯＳ７４にＰチャネルＭＯ８乞用い
ている。これは、ＮチャネルＭＯ８？用いた場合にはス
イッチング・オン条件よりＣＣＤ等価容量７０にＦ４の
電圧レベル乞供給できないためである。Ｔ々わち、一般
にＭＯＳ　−ＦＥＴのスイッチング・オン条件は、ゲー
ト−サブストレート間電圧が閾値電圧ｖｔｈビ越えるこ
とであり、サブストレートは通常ソースに接続されてい
ることより、ゲート−ソース間電圧が上記Ｖｔｈ４越え
ることが必要とされる。いま、Ｅ４電源’＆Ｎチャネル
ＭＯ８でスイッチング制御する場合のオン条件は、ゲー
ト電圧がｐ２４＋　ｖｔｈ以上となることであり、フリ
ップフロ、プＦＦ、やインバーメロ４の正電源電圧レベ
ルがＦ４であるためＮチャネルＭＯＳではオン条件乞満
足するゲート電圧が得られない。これに対して、Ｐチャ
ネルＭＯ８の場合には、オン条件はゲート電圧がＦ４　
　ｖｔｈ以下となることであり、これは負電源電圧レベ
ルＥ１がＦ４　　Ｖｔｈより充分低いため完全なスイッ
チング・オン駆動が行なえ、また、オフ条件としてのゲ
ート電圧がＦ４　ｖｔｈ以上となる条件は、正電源電圧
がＦ４でこれに近いゲート電圧が得られることより、充
分満足し得る。

７−なわち、最高電圧レベル駆動用のＭＯ８７４ＫＰチ
ャネルＭＱ　Ｓ　’Ｙ用いることにより、完全にオン、
オフ駆動が行なえる。

これと同様の理由により、最低電圧レベルＥ１乞スイッ
チング制御するためのＭＯＳ７１には、ＮチャネルＭＯ
Ｓ’＆用いることが必要とされ、中間の電圧レベルＥ２
　、Ｅｓｗスイッチング制御するためのＭＯＳ７２．７
３は、Ｐチャネル型、Ｎ′ｆヤネル型のいずれでもよい
。

このような構成のＣＣＤ駆動回路において、フリ、プフ
ロップＦＦ、、〜ＦＦ２４と同一の半導体集積回路基板
内に論理回路部４０が作り込まれているため、第６図り
、、Ｅ　、Ｆに示す各波形の立上り、立下り部分でのタ
イミングずれが無く、波形にヒゲ等乞生ずるおそれが無
い。また、２段のフリップフロップＦＦ、、〜ＦＦＩ４
およびＦＦ２１〜ＦＦ２４により、入力信号の電源電圧
レベルＯ■〜＋５ｖに対して、電力損失の極めて少ない
高効率の電圧レベル変換を行なって、ＣＣＤのような大
容量負荷？高速スイッチングさせるために好適なレベル
範囲一５Ｖ〜＋ＩＯＶン得ている。すなわち、集積回路
化する場合でも、外部コンデンサ等を必要とぜず、ＤＣ
ロスの全く無い低消費電力の駆動回路を実現できろ。ま
た、１駆動出力側にアナログ・スイッチとなるＭＯＳ　
７１〜７４を使用することにより、層間容易による他チ
ャネルとの結合乞防止することが可能となる。

〔発明の効果〕

以上の説明からも明らかなように、本発明に係る電圧レ
ベル変換回路によれば、たとえばＣＭＯＳのような相補
型のスイッチング素子を用いて成るＲ・Ｓフリップフロ
ップの一方の電源電圧を入力信号の一方の電源電圧に等
しく設定し、上記Ｒ・Ｓフリップフロ、プの他方の電源
電圧ビ入力信号の他方の電源電圧と異ならせることによ
り、消費電力の極めて少ない電圧変換が可能となり、集
積回路化が容易である。

【図面の簡単な説明】

第１図は従来例２示す回路図、第２図は第１図の回路の
動作を説明するための信号波形図、第３図は本発明の一
実施例としての電圧レベル変換回路の基本構成を示す回
路図、第４図は該実施例音用いて構成されるＣＣＤ撮像
素子駆動回路の一具体例？示すブロック回路図、第５図
は第４図のブロック回路の具体的構成例を示す回路図、
第６図は第４図および第５図のぽ路の動作音説明する定
めの信号波形図である。２１．１１１　　・第１のスイッチング素子２２．１１
２・・・第２のスイッチング素子２３．１１３・・第３
のスイッチング素子２４．１１４・・・第４のスイッチ
ング素子２５・・第１の電源端子２６・・第２の電源端子２７・・信号入力端子２９Ａ、２９Ｂ・・信号出方端子４０゛・・論理回路部５０〜５４−・−電圧源７１　、７２　、７３−Ｎ５−ヤニ＋ルＭＯ８γ４・・
・ＰチャネルＭＯＳ

Claims

【特許請求の範囲】

第１、第２の同一導電型のスイッチング素子のそれぞれ
一方の端子を共通接続して第１の電圧レベルの電源端子
に接続し、これら第１、第２のスイッチング素子のそれ
ぞれ他方の端子をこれらのスイッチング素子とは相補導
電型の第３、第４のスイッチング素子のそれぞれ一方の
端子に接続し、これら第３、第４のスイッチング素子の
それぞれ他方の端子？共通接続して第２の電圧レベルの
電源端子に接続し、上記第１のスイッチング素子の制御
端子ビ第２のスイッチング素子と第４のスイッチング素
子との接続点に接続し、上記第２のスイッチング素子の
制御端子を第１のスイッチング素子と第３のスイッチン
グ素子との接続点に接続し、入力信号およびその反転信
号？上記第３、第４のスイッチング素子のそれぞれの制
御端子に供給し、この入力信号の電源電圧となる第３、
第４の電圧レベルの一方？上記第１、第２の電圧レベル
の一方と等しくし、それぞれの他方の電圧レベルを互い
に異ならせることにより電圧レベルを変換することビ特
徴とする電圧レベル変換回路。