JPS5912047B2 - プログラマブルカウンタ - Google Patents

Description

【発明の詳細な説明】 本発明はプログラム入力によってカウント進数を任意に
選択可能としたプログラマブルカウンタに関するもので
ある。

従来、ＰＬＬ（位相同期回路）のように高速動作を行な
う回路に使用されているプログラマブルカウンタとして
は、第１図に示すようにＤ型フリップフロップ回路１を
結合したバイナリカウンタが最も一般的であった。

ここで示したカウンタは３〜５１２進カウンタであり、
第２図はＤ型フリンプフロツプ１のロジック図、第３図
は１ビツトシフトレジスタ２のロジック図である。

いま、このカウンタを２９１進のカウンタとして動作さ
せろため、カウント進数ＮをＮ＝２９１、つまりプログ
ラム人力Ｐｏ＝１．Ｐ１＝１．Ｐ２＝０．Ｐ３＝ＯＰ４
＝０．Ｐ５＝１．Ｐ６＝０．Ｐ７＝０．Ｐ８＝１とプロ
グラムしたとする。

するとプリセント信号Ｐｒｅｓｅｔ＝０となり、プログ
ラム人力Ｐ。

−Ｐ８は各フリップフロップ１にプログラムされ、カウ
ント内容（Ｃｏｕｎｔ）は“２９１”となる。

次のカウンタ信号ＣＰｏのタイミングでＰ？ｅｓｅｔ＝
１となってもカウントは“２９１＃のままで、更に次の
カウンタＣＰｏの立上り点で“２９０”となる。

以下″″２９０＃→”２８９”→・・・という具合にカ
ウントダウンする。

カウントダウンが続き″ ５″′→″′４”→′３”→
″２＃となったときにＰｒｅ ５ｅｔ−０を出力し、再
びプログラム人力Ｐ。

−Ｐ８が各フリップフロップ１にプログラムされる。

第４図は上記のようにカウント進数Ｎ＝２９１としたと
きの第１図の３〜５１２進カウンタのタイムチャートを
示したものである。

しかしながら上記従来のバイナリ方式カウンタには次の
ような問題点がある。

（１）個々のＤ型クリップフロップはそれぞれ前段のフ
リップフロップの出力をクロック信号として用いている
ため、数段目以降はクロック周波数が低くなり、このた
め回路構成はスタティック方式にせざるを得ない。

（ｉｉ） 個々のフリップフロップのカウンタ入力は
前段のフリップフロップの出力であるため、後段側へい
くほどクロック入力に位相遅れが生じ、カウントミス等
の問題を生じるおそれがある。

（ｌｉＤ 第４図に示される如く各フリップフロップ
の出力波形は同じタイミングで変化するため、波形に遅
れやなまりがあると、フリップフロップの出力を用いて
論理をとるゲート回路出力等に誤信号が生じるおそれが
ある。

本発明は上記実情に鑑みてなされたもので、複数個の１
ビツトシフトレジスタを縦続接続したものを単位ブロッ
クとしてこれを複数用いた構成とすることにより、上記
従来の問題を除去し得ろプログラマブルカウンタを提供
しようとするものである。

以下図面を参照して本発明の詳細な説明する。

例えば、第５図ａに示す如く１ビットシフトレジスタ１
０．〜１０４を縦続接続し、初段、終段のレジスタの人
、出力間をインバータ１１を介して接続すれば、２進〜
８進のカウンタが構成できる。

即ち１ピントシフトレジスタ１０．〜１０４の出力Ｑ１
〜Ｑ４をバイナリ方式でカウントすると、第５図すから
も分るように次のようなループとなって８進カウンタと
なる。

このループに次のようなコードを対応させる。

以上の関係をまとめろと下記の第１表のようになる。

たたしこの表でＰｌ、Ｐ２．Ｐ３はコードに対応する２
進コ一ド信号、Ｊ１〜Ｊ４はカウントに対応するプログ
ラムデータである。

ここで、カウントが“０＃となったあと、コード７″で
カウント“３″′を指定するようなゲートを構成してや
れば のようなカウントループとなり、７進カウンタとなる。

またコード″６”でカウント“７＃を指定するようなゲ
ートを構成してやれば、 のようなカウントループとなり、６進カウンタとなる。

以下同様にして２進〜８進までのカウンタが構成できる
ことが分る。

以上の事項をもとに第５図のカウンタを発展させると、
第６図に示すプログラム可能な８進カウンタが得られる
。

このカウンタは大きく分けると、デコーダ（Ｄｅｃｏｄ
ｅｒ）部とカウンタ（Ｃｏｕｎｔｅｒ）部となる。

デコーダ部において、１２１〜１２３は予めプログラム
設定すべきカウント進数に対応した２進コ一ド信号Ｐ１
〜Ｐ３が供給される端子である。

ノア回路１３、ナンド回路１４、インバータ１５〜１８
、クロックドインバータ１９〜２４は、２進コード（Ｐ
１ 、Ｐ２ 、Ｐ３）とカウント（Ｊ、。

Ｊ２．Ｊ３．Ｊ４）を対応させる役目をする。

例えばＣｏ ｄ ｅ ＝ ０つまりＰ１＝Ｏ，Ｐ２＝Ｏ
、Ｐ３＝Ｏとすれば、Ｃｏｕｎｔ＝１つまりＪ、＝１．
Ｊ２＝０．Ｊ３＝Ｑ、Ｊ４＝Ｑで、８進カウンタとなる
。

なおりロックドインバータの動作は、例えばクロックド
インバータ１９についてみると、インバータ１８ＴＬよ
り信号Ｐ３を反転した信号丙が供給されると、信号Ｐ、
〜Ｐ３は固定された値であるから、クロックドインバー
タ１９はそのＮチャンネル型ＭＯ８Ｉ−ランジスタのゲ
ートにＰ３二１が与えられて動作し続ける。

他のクロックドインバータも対応する信号（Ｐ３または
Ｆｒ″３）が１ ”レベルである場合にインバータ動作
をし続ける。

従ってプログラムデータＪ。〜Ｊ４は直流信号である。

またカウンタ部において、オア回路２５、アンド回路２
６〜２８はデータＪ１〜Ｊ４を対応する１ビツトシフト
レジスタに供給する。

アンド回路２９、オア回路３０〜３２は信号循環用、ノ
ア回路３３、インバータ３４はプリセント信号Ｐｒの供
給用、インバータ３５はこの信号Ｐｒの反転パルスＧの
供給用として用いろ。

クロック信号供給端子３６は１ビツトシフトレジスタ１
０１〜１０４のクロック入力端にクロック信号ＣＰを供
給し、またインバータ３７＆介して反転クロック信号Ｃ
Ｐを供給する。

このカウンタ部の詳細ロジック図は第７図に示される。

このカウンタ部は、１ビツトシフトレジスタ１０１１０
４の出力Ｑ、〜Ｑ４が共に０＃のときプリセットパルス
Ｐｒ＝０．Ｐｒ ＝１を発生し、次のクロック信号ＣＰ
の立上り点でプログラムデータ入力Ｊｌ−Ｊ４が各シフ
トレジスタにプログラムされる。

そしてカウンタはこのプログラムされた値からカウント
を開始、つまり順次後段の１ビツトシフトレジスタ側に
１ビット遅れでプログラムデータをシフトしていき、再
びＱ＋＝Ｑ２”＝Ｑ３＝Ｑ４＝０となると前記の場合と
同様の過程を経てプログラムデータ入力Ｊ、〜Ｊ４がそ
れぞれ対応する１ビツトシフトレジスタにプログラムさ
れてカウントが開始されろものである。

以上のようにコードＰｌ、Ｐ２．Ｐ３を２進数でプログ
ラムすれば、そのプログラムに完全に対応したカウント
を実行させろことができるものである。

第８図は第６図のカウンタを８進カウンタとして動作さ
せる場合のタイムチャートを示す。

この場合プログラムされるコード信号は、ｈ ＝Ｏ、Ｐ
２＝０．Ｐ３−０で、プログラムデータ入力は、Ｊ１＝
１．Ｊ２＝０．Ｊ３二０ 、 Ｊ４＝Ｏである。

第９図は第６図のカウンタを７進カウンタとして動作さ
せる場合のタイムチャートである。

この場合Ｐ１＝１．Ｐ２＝１、Ｐ３＝１で、ＪＩ＝１
、Ｊ２＝１ 。

Ｊ３＝Ｏ、Ｊ４＝Ｏである。

第１０図は同じく６進カウンタとして動作させる場合で
、Ｐ １＝ ０ 、 Ｐ ２＝１．ｐ３＝１であり、Ｊ
ｌ＝ １ 、 Ｊ ２：１ 、 Ｊ ３＝＝１、Ｊ４
＝０ である。

第１１図は同じく５進カウンタとして動作させる場合で
、Ｐ、＝１ 、Ｐ２＝Ｏ。

Ｐ３−１ であり、Ｊ１＝１．Ｊ２＝１．Ｊ３＝１゜Ｊ
４＝１ である。

第１２図は同じく４進カウンタとして動作させる場合で
、Ｐ、＝０．Ｐ２二〇、Ｐ３＝１であり、Ｊ１＝ｏ 、
Ｊ２＝１ 、Ｊ３＝ｌ 、Ｊ４＝１である。

第１３図は同じく３進カウンタとして動作させる場合の
例で、Ｐ １”” １ ＊ Ｐ ２＝ １ 、 Ｐ ３
＝０であり、Ｊ１＝Ｏ、Ｊ２＝０ 、Ｊ３＝１ ｔＪ４
＝＝１である。

第１４図は同じく２進カウンタとして動作させる場合で
、Ｐ１＝０．Ｐ２＝１．Ｐ３＝０であり、Ｊ１＝０ 、
Ｊ２＝Ｏ、Ｊ３＝Ｏ、Ｊ４＝＝１である。

第１５図は同じくＯ進カウンタとして動作させる場合で
、Ｐ１＝１．Ｐ２＝０．Ｐ３＝０であり、Ｊ１＝０．Ｊ
２＝０．Ｊ３−０．Ｊ４−０である。

第１６図ないし第２２図は１ピントシフトレジスタを２
個縦続接続し、インバータを介して閉ループ回路を形成
して４進以下のカウンタとして動作させる場合の例であ
る。

このカウンタは図を見ても分るとおり、カウンタＱ進数
を減らしただけで前実施例と原理的に全く同様であるか
ら、対応する部分には同一符号を付し、相異点のみを説
明する。

このカウンタの場合のカウント内容とコードとの関係は
下記の第２表で示される。

第１９図は第１７図のカウンタを４進カウンタとして動
作させる場合のタイムチャートを示す。

この場合プログラムされるコード信号は、Ｐ、二〇。

Ｐ２＝０で、プログラムデータ入力はＪ、＝１゜Ｊ２＝
０である。

第２０図は同じく３進カウンタとして動作させる場合の
例で、Ｐ１＝１．Ｐ２−１で、Ｊｌ＝１ 、Ｊ２＝１で
ある。

第２１図は同じく２進カウンタとして動作させる場合の
例で、Ｐ。

＝０．Ｐ２＝１であり、Ｊ、＝０ 、Ｊ２＝１である。

第２２図は同じくＯ進カウンタとして動作させる場合で
、Ｐｌ＝１ ｅＰ２＝ｏ 、Ｊ、＝Ｏ、Ｊ２＝Ｏである
。

第１実施例 第６図の如きプログラム可能な８進カウンタを１つの単
位ブロックと考えて、このブロックを複数用いると、更
に大きなカウントの行なえるカウンタを構成することが
できる。

これを８進方式プログラマブルカウンタと呼ぶことにす
る。

第２３図は８進カウンタをＡ、Ｂ、Ｃと３ブロツク用い
た場合の例である。

ここでブロックＡ、Ｂ 、Ｃをそれぞれ桁と見なせば、
ブロックＣ側が上位桁、ブロックＡ側が下位桁となる。

この８進方式プログラマブルカウンタの構成は、大きく
分けるとデコーダ（Ｄｅｃｏｄｅｒ）Ｉ 、［、ＩＩＩ
及びカウンタ（Ｃｏｕｎｔｅｒ）部からなる。

デコーダ■は前述したコードとカウンタを対応させる第
６図のデコーダ部と対応する構成である。

デコーダ■とデコーダ■は８進カウンタを３ブロック組
合わせたときに起るコード変換を修正するためにある。

デコーダ■において、２進コ一ド信号Ｐ２．Ｐ３はノア
回路５１０入力とされ、その出力ｆ１を送出する。

またノア回路５１０出力ｆ１はインバータ５２を介して
ｆｌ となり、この反転信号ｆ１は２進コ一ド信号Ｐ４
と共にアンド回路５３０入力とされる。

このアンド回路５３の出力、２進コ一ド信号Ｐ５、Ｐ６
はノア回路５４０入力となり、その出力ｆ２を送出する
。

またこの出力ｆ２はインバータ５５を介して反転信号ｆ
２となる。

デコーダ■において、クロックドインバータ５６□〜６
３．。

５６２〜６３２はデコーダ■の出力に５〜に８゜Ｋ９〜
に＋２をプログラムデータ入力Ｊ５〜Ｊ８゜Ｊ９〜Ｊ１
□に変換する役目をする。

クロックドインバータ５６１〜６３１はデコーダ■の信
号ｆ１またはｆｌが“１ ”の時動作し、クロックドイ
ンバータ５６゜〜６３゜は同じく信号ｆ２または＋２が
“１”の時動作する。

このデコーダＩ、■の動作は、２進コ一ド信号Ｐ１＝０
．Ｐ２＝０．Ｐ３−０・またはＰｌ−１，Ｐ２−０．Ｐ
３＝０の時、ｆ＋ ＝１となってクロックドインバータ
５６．．５８．。

６０１．６２１が反転動作を行なうが、クロックドイン
バータ５７ｓ 、５９１−６１＋−６３＋は動作せず、
従って信号に５〜に８は左にシフトされないプログラム
データ入力となる。

またＰ、＝Ｏ，Ｐ２＝０．Ｐ３＝０、またはＰ 、＝
１ ｅ Ｐ ２＝ ０ 、 Ｐ３＝０でかつＰ４＝０．
Ｐ５＝０．Ｐ６二〇、またはＰ４＝１．Ｐ５−０．Ｐ６
＝０の時＋２二１となり、クロックドインバータ５６□
、５８２，６０゜、６２゜が反転動作を行なうが、クロ
ックドインバータ５７２゜５９２．６１゜、６３２は動
作せず、従って信号に９〜に１□は左にシフトされない
プログラムデータ入力となる。

またカウンタ（Ｃｏｕｎｔｅｒ）部は、ブロックＡ。

Ｂ、Ｃともに第６図のカウンタ部と略対応する構成であ
る。

ただ第６図の場合は各１ビツトシフトレジスタの出力“
０″を検出する構成であるが、フロックＡ、Ｂでは１ピ
ントシフトレジスタの出力Ｑ＋”Ｑｚ＝Ｑ３＝Ｏ、Ｑ４
＝”を検出し、１ビットシフトレジスタ４γ、４７１で
１ピント遅らせている。

これは動作的に同じことである。１ビツトシフトレジス
タ４７．４８の出力は、インバータ４８．４８＋ を介
してクロック信号ＣＰ１．ＣＰ２として、またＣＰｌ、
ＣＦ２としてブロックＢ、Ｃの１ビツトシフトレジスタ
に供給される。

ナンド回路４９はその入力Ｘｐ ＊ｙｐ ｓ Ｚ ｐが
共に“１″″の時プリセント信号Ｐｒを出力する構成で
ある。

その他ブロックＢ、Ｃの構成でブロックＡと対応する部
分には同符号を用いそれに添字“１１“２”を付してお
く。

上記カウンタ部の動作は次のようなものである。

各ブロックＡ、Ｂ、Ｃのカウンタはそれぞれ次のよりな
８進のカウントループをもっている。

いまカウント進数Ｎ＝２４４、つまりｐ、 ＝ｏ 。

Ｐ２＝Ｏ９Ｐ３二Ｉ 、 Ｐ４＝０ 、 ｐ５＝＝ １
、 Ｐ６＝ＩＰ７＝１ 、Ｐ８＝１ 、Ｐ９＝０をプ
ログラムしたとする。

よってブロックＡはＪｌ＝Ｏ、Ｊ２＝１ 、Ｊ３＝１
。

Ｊ４＝１（カウント＝１４） ブロックＢはＪ５＝１ 、 Ｊ６＝１ 、 Ｊ７＝０
。

Ｊ８＝０（カウント＝３） ブロックＣはＪ９＝０．Ｊｌｏ二ｌ、Ｊｌｌ−１゜Ｊｌ
ｒｌ（カウント＝１４） であるから、各ブロックのカウンタは、１４Ａ。

３Ｂ 、 １４ＣＫプログラムされる。

ただしこの添字はブロックの記号を表わすものとする。

ブロックへの各１ピントシフトレジスタのクロック入力
端にクロック信号ＣＰｏが４個入力されると、ブロック
へのカウントは と進む、ブロックＡのカウントがＯＡになると、ブロッ
クＢのカウントは３Ｂから７Ｂになり、以後ブロックＡ
が１回転（８クロツク）する毎にブロックＢは（３Ｂ）
→７Ｂ→１５Ｂ→１４Ｂ→１２Ｂ→８Ｂ→ＯＢの順序で
カウントが行なかれ、そしてブロックＡ、Ｈのカウント
がＯＡ、ＯＢになると。

ブロックＣのカウントは１２ｃとなり、同様にブロック
Ｂが１回転する毎にクロックＣのカウントは（１４ｃ）
→１２ｃ→８ｃｍ＋キと進む。

ブロックＡ、Ｂ、ＣともＯＡ、ＯＢ、Ｏｃになると、プ
リセントパルスＰｒが発生し、次のクロックＣＰｏ の
立上りで再びカウンタは全て１４Ａ、３Ｂ、１４ｏにプ
ログラムされカウントを開始する。

このようにブロックＡが８クロツク、ブロックＢが６４
クロツクで１回転するから、 ４クロツク＋８クロツクＸ６＋６４クロツクＸ３＝２４
４クロンク となる。

カウンタの動作は以上の通りであり、１ピントシフトレ
ジスタのループ回路でプログラムデータ値に対応したカ
ウントが行なわれてから、あとはリングカウンタ動作が
行なわれるのであるが、下位桁側のブロックはフルカウ
ント毎にクロックパルスを隣りの上位桁のブロックに送
って該ブロックのカウントを１ピントずつ進めていき、
各ブロックがフルカウントになったら最初の状態にもど
るものである。

この第２３図の８進方式グログラ１ マブルカウンタは百〜１１分周（１０進〜５２１進）の
範囲で任意で進数ろ選択可能である。

次に示す表は、カウント進数Ｎとプログラム２進コード
Ｐ、〜Ｐ９、プログラム人力Ｊ１〜Ｊ１２の関係を示し
たものである。

■ これ６″５ち・−市−９周（”°進）＃ｒｙ７７＆程だ
場合のタイムチャートを第２５図に、また工〒分周（７
３進）カウンタとした場合のタイムチャートを第２６図
に示しておく。

この７３進カウンタとする場合のプログラムコードとプ
ログラムデータ入力は次のとおりである。

また第２３図のカウンタの一部を改良して第２４図に示
すようにノア回路７１によりＦという信刊■ を得、これをフロックＢ、Ｃに適用すれば、７〜］１分
周までプログラム可能なカウンタも構成できる。

つまり第２３図では Ｎ−１０〜５２１ 第２４図では Ｎ＝２〜５１３ となり、カウント範囲をずらすことができるものである
。

第２実施例 第１７図の如きプログラム可能な４進カウンタを１つの
単位ブロックと考えて、このブロックを複数用いると、
更に大きなカウントが行なえるカウンタが構成できろ。

これを４進方式プログラマブルカウンタと呼ぶことにす
る。

第２７図は４進カウンタをＡ、Ｂ、Ｃ，Ｄ、Ｅと５ブロ
ツク用いた場合の例である。

ここでブロックＡ−Ｅをそれぞれ桁と見なせば、ブロッ
クＥ側が上位桁、Ａ側が下位桁となる。

デコーダ（Ｄｅｃｏｄｅｒ）ｎは第１７図のデコーダ部
と対応する構成であり、フロックＡでは信号Ｐ２が“１
”の時反転動作するクロックドインバータ８１、信号
Ｐ２が“ １ ”の時反転動作するクロックドインバー
タ８２、インバ２０ −夕８３を有する。

フロックＢ−Ｅのデコーダ■もブロックへの場合と対応
する構成であり、異なるのはインバータ９５１〜９５４
が設けられたことと、各クロックドインバータに供給さ
れる駆動信号が図示の如く変っただけであるから、対応
す２５ る部分には同一符号を用い、添字のみ変えて
示す。

デコーダＩ、ＩＩＩは４進カウンタを５ブロック組合わ
せたときに起こるコード変換を修正するためにある。

デコーダ■において、２進コ一ド信号Ｐ２はインバータ
８５を介して信号ｆ１とされ、また３０ 信号Ｐ３と
共にアンド回路８６に入力され、その出力は信号Ｐ４と
共にノア回路８γに入力される。

その出力は信号ｆ２となり、またインバータ８８を介し
て信号ｆ２となる。

このインバータ８８の出力は信号Ｐ５と共にアンド回路
８９に入力され、３５ その出力は信号Ｐ６と共にノ
ア回路９０に入力される。

その出力は信号ｆ３となり、またインバータ９１を介し
て信号ｆ３となる。

これは信号Ｐ７と共にアンド回路９２に入力され、その
出力はノア回路９３、インバータ９４を介して信号ｆ４
゜４０ ｆ４となる。

デコーダ■において、クロックドインバータ９６１〜９
９１ 、・・・９６４〜９９４はデコーダ■の出力に３
．に４．・・・Ｋ９ 、に１ｏをプログラムデータ入力
Ｊ３ 、Ｊ４ ｍ・・・Ｊ９．Ｊｌｏに変換する役目を
する。

クロックドインバータ９６１，９８１は信号ｆ１が“１
″′の時動作し、クロックドインバータ９７．．９９．
は信号ｆ１が“ １″″の時動作する。

他のクロックドインバータも対応する信号で動作する。

上記Ｉ、ＩＩＩの動作は、２進コ一ド信号ｐ、＝Ｑ。

Ｐ２＝０ またはＰ１＝１ ＋ Ｐ２＝Ｏの時、ｆｌ−
１となり、Ｐｌ−０，Ｐ２−０またはＰ、＝１ 、Ｐ２
＝０でかつＰ３−０．Ｐ４＝０またはＰ ３＝ １ ＃
Ｐ ４＝ ００組合わせの時ｆ２＝１となり、Ｐ１＝
Ｏ，Ｐ２＝０またはＰｌ＝１．Ｐ２＝０でかつＰ３＝０
．Ｐ４＝０又はＰ３＝１．Ｐ４−０でかつＰ５＝０．Ｐ
６＝０またはＰ５＝１．Ｐ６＝０の組合わせの時ｆ３−
１となり、Ｐ １ ＝ Ｏ、Ｐ ２＝ ０またはｐ、＝
Ｉ 、ｐ２＝０でかつｐ３＝ｏ 、ｐ４＝ｏまたはＰ３
＝１．Ｐ４＝０でかつＰ ５＝ Ｏ、Ｐ ６＝ Ｏまた
はＰ５＝１．Ｐ６＝、０でかつＰ７−０．Ｐ８＝Ｏまた
はＰ７＝１ 、Ｐ８＝００組合わせの時ｆ４＝１となる
もので、それぞれ場合信号Ｋｉ（ｉ＝３〜１０）は横に
シフトしないでプログラムデータ入力となる。

またカウンタ（Ｃｏｕｎｔｅｒ）部は、ブロックＡ〜Ｅ
ともに第１７図のカウンタ部と略対応する構成である。

ただ１１図の場合は各１ビツトシフトレジスタの出力“
０″″を検出する構成であるが、ブロックＡ−Ｄでは１
ビツトシフトレジスタの出力ＱＩ＝Ｏ−Ｑ２＝１を検出
し、１ピントレジスタ１０１（または１０１１〜１０１
３）で１ピント遅らせている。

これは動作的に同じことである。１ピントレジスタ１０
１〜１０１３の出力はインバータ１０２〜１０２３を介
してクロック信号ＣＰ１〜ＣＰ４として、またＣＰ、〜
ＣＰ４としてブロックＢ−Ｅの１ビツトシフトレジスタ
に供給される。

ナンド回路１０３はその人力ａｐ ｓ ｂｐ ｌ ｅ
ｐ ＋ ｄ ｐ ＋Ｅが共に°“１”の時プリセツト信
号Ｐｒ を出力する。

その他ブロックＡとＢ−Ｅとで対応する部分には同符号
を用い、添字のみ異ならせておく。

上記カウンタ部の動作は次のようなものである。

各ブロックＡ−Ｅのカウンタは次のような４進のカウン
トループをもっている。

いまカウント進数Ｎ＝６３５、つまりｐ、＝１゜Ｐ２＝
１ 、Ｐ３＝Ｏ、Ｐ４＝１ 、Ｐ５＝１ 、Ｐ６＝１＊
Ｐ７＝１ 、ＰＢ＝０ ＊Ｐｇ＝Ｏ＋Ｐ１０−１をプロ
グラムしたとする。

よってＪ１＝１．Ｊ２＝１．Ｊ３−１゜Ｊ４＝１ 、Ｊ
５＝ｉ ＋ Ｊ６＝ｏ 、Ｊ７＝ｏ 、Ｊｓ＝１゜Ｊ９
＝１ 、Ｊ１０＝１となる。

なおこのプログラムデータ入力は、デコーダＩ、ＩＩＩ
で補正が行なわれる場合があるから、前記第２表のコー
ドとそのまま対応しない場合がある。

上記プログラムにより各ブロックのカウンタは、上記カ
ウントループで示されろように３Ａ、３Ｂ、１ｃ、２Ｄ
、３Ｅ （添字はブロックを示す）にプログラムされる
。

ブロックへの各１ビツトシフトレジスタのクロック端に
ＣＰｏが３個人ると、 と移り、３Ｂは２Ｂとなる。

ブロックＡが１回転（４クロツク）するごとに、ブロッ
クＢはトナリ・ ＯＡ・ＯＢテ１Ｃは３Ｃとなる。

以下同様にしてブロックＡ、Ｂ、Ｃ，Ｄ、ＥともＯＡ。

ｏＢ、ｏＣ，ｏＤ、ｏＥとなると、プリセント信号Ｐｒ
が発生し、次のクロックＣＰｏの立上りで再びカウンタ
は全て最初の状態にプログラムされる。

このように各ブロックの１回転はブロックＡが４クロン
ク、ブロックＢが４２＝１６クロツク、クロックＣが４
”＝６４クロンク、ブロックＤが４４＝２５６クロツク
であるから、 ３＋４クロツク×２＋８クロンクＸ３＋６４クロツクＸ
１＋−２５６クロンク×２＝６３５クロツクとなる。

■ 第２７図のプログラマブルカウンタは１百〜口十丁
分周（８６進〜１１０９進）までのカウント可能である
。

第３１図はカウント進数Ｎ＝１４８とした場合のタイム
チャートである。

次に示す表は、カウント進数Ｎと２進コ一ド信号Ｐ１〜
ＰＩＯとプログラムデータ入力Ｊ１〜ＪＩＯの関係を示
したものである。

第２８図〜第３０図は第２７図を変形し、Ｆ１〜Ｆ３と
いう信号を用いてカウント進数Ｎのプログラム可能な範
囲を変化させたものである。

このため 第２Ｔ図では Ｎ−８６〜１１０９ 第２８図では Ｎ＝２２〜１０４５ 第２９図では Ｎ＝６〜１０２９ 第３０図では Ｎ＝２〜１０２５ となる。

このように実施例のカウンタは仕様に合わせてＮの範囲
を任意に選択可能である。

また第２実施例のカウンタの欠点として、単位ブロック
のカウント進数Ｎが第１実施例のそれと比較して小さく
、ブロック数が多いので、第１実施例よりＣＰＯ、ＣＰ
Ｉ 、ＣＦ２・・・の順に波形遅れが生じてくる問題
がある。

なお本発明は上記各実施例のものに限られることなく、
ブロック数や各ブロックでのカウント進数を変更するこ
とも可能であり、また成るブロックと他のブロックとで
進数（１ピントシフトレジスタの数）が異っていてもよ
い。

また実施例では。第３２図ａに示す如き相補型ＭＯＳト
ランジスタを用いたクロックドインバータを使用したが
、第３２図すに示す如きトランスミッションゲートを用
いたり、デコーダ部で用いた第３２図Ｃのような回路を
、第３２図ｄに示すようにクロックドインバータとトラ
ンスミッションゲートの併用とする等、本発明はその要
旨を逸脱しない範囲で種々の応用が可能である。

以上説明した如く本発明によれば、従来のプログラマブ
ルカウンタと比較して次のような優れた利点がある。

即ち各ブロックでは１ビツトシフトレジスタ（単位ピン
トシフトレジスタ）を縦続接続し、これらレジスタには
同一のクロック信号が使用できるようにしたので、カウ
ンタ回路のダイナミック化が可能となった。

これは回路素子数の低減化につながり、集積回路化した
際の半導体チップ面積の縮少化が可能となるものである
。

また各１ピントシフトレジスタには同一のクロック信号
を使用できるので、シフト波形の遅れが極減する。

また各−ビットシフトレジスタは前段の出力な１ビット
遅らせた波形を出力する構成だから、同じタイミングで
各波形が変化しない。

このため１ビツトシフトレジスタの出力を用いて論理を
とるゲート回路出力等に誤信号が生じることがなくなる
。

また２進コ一ド信号は直流であり、これをデコードする
デコーダにも直流電圧しかかからない。

従って波形変化を考慮する必要がないから、デコーダ部
の使用素子（トランジスタ）は最小ディメンジョンで充
分である。

またデコーダ部を設けたことにより、プログラム設定す
べき２進コ一ド信号はカウント進数にそのまま対応させ
ることができ、従ってプログラムが行ないやすい。

第６図や第１７図の如くただ単に１ピントシフトレジス
タを縦続接続したのでは、該レジスタ数の２倍のカウン
ト進数しか得られないが、ブロック化すると、例えば単
位ブロックに１ビツトシフトレジスタを４個用い、ｎ個
のブロックとすると、４ｎのカウント進数を極めて大き
くすることができる等、本発明は種々の利点を有するも
のである。

【図面の簡単な説明】

第１図は従来のプログラマブルカウンタを示す回路図、
第２図は同カウンタのフリンプフロンプ回路図、第３図
は四カウンタのシフトレジスタ回路図、第４図は同カウ
ンタの動作を示すタイムチャート、第５図ａは本発明の
カウンタを構成する前段階の説明に用いた回路図、同図
すは同回路の動作を示すタイムチャート、第６図は同回
路を更に発展させたプログラマブルカウンタ回路図、第
７図は同カウンタの一部詳細回路図、第８図ないし第１
５図は同カウンタの動作を示すタイムチャート、第１６
図ａは本発明のカウンタを構成する前段階の説明に用い
た他の回路図、同図すはその動作を示すタイムチャート
、第１γ図は第１６図ａの回路を更に発展させたカウン
タ回路図、第１８図は同カウンタの一部詳細回路図、第
１９図ないし第２２図は同カウンタの動作を示すタイム
チャート、第２３図は本発明の第１実施例の回路図、第
２４図はその変形例を示す回路図、第２５図、第２６図
は第２３図の動作例を示すタイムチャート、第２７図は
本発明の第２実施例の回路図、第２８図ないし第３０図
はその変形例を示す回路図、第３１図は第２７図の動作
例を示すタイムチャート、第３２図はクロンクドインバ
ータの変形例を示す回路図である。 １０１〜１０４．１０１１〜１０４゜・・・１ビツトシ
フトレジスタ、Ａ、Ｂ、Ｃ・・・ブロック、Ｐ１〜Ｐ９
・・・２進コ一ド信号、Ｊ、〜Ｊ１゜・・・プログラム
データ入力、Ｐｒ・・・プリセントパルス、ＣＰｏ 〜
ＣＰ２・−・クロンク信号、１２．〜１２９−・・コー
ド入力端子、４９・・・ナンド回路。

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要件ａに記載のカウンタを単位ブロックと
   してこのブロックを複数用い、これらブロックに桁付け
   をし、下位桁側のブロックは該ブロックでのフルカウン
   ト毎にパルス信号を隣りの上位桁のブロックに送って該
   ブロックのカウントを単位ビット進め、各ブロックがフ
   ルカウントになったら初期状態に復帰するようにしたこ
   とを特徴とするプログラマブルカウンタ。 （ω 縦続接続された複数個の単位ビットシフトレジス
   タをそなえ、各単位ビットシフトレジスタが共通のクロ
   ック信号で駆動されるループ回路と、前記各単位ビット
   シフトレジスタにカウント進数のプログラムデータを供
   給するためのデータ供給部と、前記ループ回路において
   該回路にシフトパルス信号が供給される毎にプログラム
   データをシフトして該データ値に対応したカウントを行
   ないかつその後はリングカウンタ動作が行なえるカウン
   タ。 ２ 下記構成要件（イ）に記載のカウンタを単位ブロッ
   クとしてこのブロックを複数用い、これらブロックに桁
   付けをし、下位桁側のブロックは該ブロックでのフルカ
   ウント毎にパルス信号を隣りの上位桁のブロックに送っ
   て該ブロックのカウントを単位ビット進め、各ブロック
   がフルカウントになったら初期状態に復帰するようにし
   てなり、前記カウンタが具備したデコーダには、プログ
   ラムされた２進コ一ド信号が成る特定の値をとるときデ
   コーダ出力の配置調整を行なう補正回路を設けたことを
   特徴とするプログラマブルカウンタ。 （イ）縦続接続された複数個の単位ピントシフトレジス
   タをそなえ、各単位ビットシフトレジスタが共通のクロ
   ック信号で駆動されるループ回路と、予めプログラム設
   定すべきカウント進数に対応した２進コ一ド信号をデコ
   ードし前記各単位ビットシフトレジスタへのプログラム
   データとするデコーダと、前記ループ回路において該回
   路にシフトパルス信号が供給されろ毎にプログラムデー
   タをシフトして該データ値に対応したカウントを行なう
   と共にその後はリングカウンタ動作が行なえろカウンタ
   。