JPS59119860A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59119860A JPS59119860A JP57228391A JP22839182A JPS59119860A JP S59119860 A JPS59119860 A JP S59119860A JP 57228391 A JP57228391 A JP 57228391A JP 22839182 A JP22839182 A JP 22839182A JP S59119860 A JPS59119860 A JP S59119860A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
／１：発明は才導体装置の製造６法、ｉ’ｒＬ ＜は−
′１′ノ〜′（本＋ｌ′：、＋ｒｉ １．ｌｉｌ ｉ１
’各ブレスナノクパソゲーンにおり、るステー７１のｔ
′、 ；Ｉ （イく千ノブとり−１−フレームとを電′
、Ａ（的６Ｚ ＩＪｊ 続”Ｉ’ ４＋ ’フィー（・
点当該スう一−ンとのＩ夛Ｊｌｒ、Ｉ：をｌ）／ｊ止ず
ろ力？大に関すイノ。
′１′ノ〜′（本＋ｌ′：、＋ｒｉ １．ｌｉｌ ｉ１
’各ブレスナノクパソゲーンにおり、るステー７１のｔ
′、 ；Ｉ （イく千ノブとり−１−フレームとを電′
、Ａ（的６Ｚ ＩＪｊ 続”Ｉ’ ４＋ ’フィー（・
点当該スう一−ンとのＩ夛Ｊｌｒ、Ｉ：をｌ）／ｊ止ず
ろ力？大に関すイノ。
（２）技術の背↓、：
１ｊ１１記のゾッスナノクパノゲーンは、４ＪＳ ４！
￥回路（ＩＣ）もしくは大規模４Ｂ積回路（ＬＳＩ ’
）か形成された半導体チップをプラスチック」−・１止
してなる１１′導体装置である。
￥回路（ＩＣ）もしくは大規模４Ｂ積回路（ＬＳＩ ’
）か形成された半導体チップをプラスチック」−・１止
してなる１１′導体装置である。
第１図はリードフレーム１に半導体チップが封止され終
ったときの状態を示す平面図で、同図において１はリー
ドフレーム、２はプラスチックの注入によって形成され
たＥ−ルトパノゲージ、３ ＋、、Ｉリート、４はクレ
ードル、５はビンナハー、６はタイバーを示ず。リー１
３は図を１４ｒｉ明に−・ｊ′るためその数本だりを１
（ｖｌいであるか、′）、こ際６、二はも−７と多数の
り−トが設げりれるもの（（Ｊ〕る。
ったときの状態を示す平面図で、同図において１はリー
ドフレーム、２はプラスチックの注入によって形成され
たＥ−ルトパノゲージ、３ ＋、、Ｉリート、４はクレ
ードル、５はビンナハー、６はタイバーを示ず。リー１
３は図を１４ｒｉ明に−・ｊ′るためその数本だりを１
（ｖｌいであるか、′）、こ際６、二はも−７と多数の
り−トが設げりれるもの（（Ｊ〕る。
第２図は第１図のプラスチックＩＧの拡大断面図であり
、同図以下に既に１月、Ｌｙ ｉ’コ部分と同じ１１１
に分は同一９６−号を付して示ずとＵ７−（，７ｔ、；
ｌ半／Ｃ♂体−ノーノブ、８はリードフレームの一部で
あり半・も“体ナツプ１がダイ伺りされるステージ、９
４．１． Ｔ轡（本−ノーノブ７の電極パッド７ａとり
−１３のインナーリード３ａとを接続するワイヤを示し
、１．ｊドパ）［）は外り−Ｆ’、ＪＯは半導体ナツプ
７をステージ８に接、〆ｉ１１’ｉｌ ；１させるろう
祠を示ず。
、同図以下に既に１月、Ｌｙ ｉ’コ部分と同じ１１１
に分は同一９６−号を付して示ずとＵ７−（，７ｔ、；
ｌ半／Ｃ♂体−ノーノブ、８はリードフレームの一部で
あり半・も“体ナツプ１がダイ伺りされるステージ、９
４．１． Ｔ轡（本−ノーノブ７の電極パッド７ａとり
−１３のインナーリード３ａとを接続するワイヤを示し
、１．ｊドパ）［）は外り−Ｆ’、ＪＯは半導体ナツプ
７をステージ８に接、〆ｉ１１’ｉｌ ；１させるろう
祠を示ず。
」〜記したプラスチック万一ルトはＩ・ランスファー＝
Ｌ−−ル）′−１．゛・を用い′（形成され、プラスチ
ック月］１さｇ′ｒ、た祇、ずノ１ソわＬ）第１図にボ
ず構造体か形成されノこ後、タイハーり月り１型、リー
１−引υ１型、曲り２５２ ’ｉ＝；の金型を使用しく
、リー１−フレームから切りｉ：ｉｌｊされ成形される
。
Ｌ−−ル）′−１．゛・を用い′（形成され、プラスチ
ック月］１さｇ′ｒ、た祇、ずノ１ソわＬ）第１図にボ
ず構造体か形成されノこ後、タイハーり月り１型、リー
１−引υ１型、曲り２５２ ’ｉ＝；の金型を使用しく
、リー１−フレームから切りｉ：ｉｌｊされ成形される
。
（：ａ ｔｉＬ床技術と問題点
」−述したプラスチノクバソヶーシにおいで、ツー１−
フレーム１のスラー−ジ８の寸ｄ、は、チップ７の寸〆
）、に対し同しかそれ以上のものが掘・要である。そし
て半導体チップの寸法は揮々のものがあり、第３１″／
、１のリードフレーム要部の平面図に示す如く、チップ
７とステージ８との寸法がほぼ同し場合ｑ、冒こ問題は
ないが、チップ７がステージ８の寸２Ｊ、：ｒ、こ比べ
°Ｃ小にずぎる場合には、この小さいチップ７の寸法に
釣（）合ったステージ寸法のリードフレームを４〜ｉｉ
ｌ シな＆Ｊれはならなかった。
フレーム１のスラー−ジ８の寸ｄ、は、チップ７の寸〆
）、に対し同しかそれ以上のものが掘・要である。そし
て半導体チップの寸法は揮々のものがあり、第３１″／
、１のリードフレーム要部の平面図に示す如く、チップ
７とステージ８との寸法がほぼ同し場合ｑ、冒こ問題は
ないが、チップ７がステージ８の寸２Ｊ、：ｒ、こ比べ
°Ｃ小にずぎる場合には、この小さいチップ７の寸法に
釣（）合ったステージ寸法のリードフレームを４〜ｉｉ
ｌ シな＆Ｊれはならなかった。
しかし、種々の寸法のチップに対してその都度ステージ
寸法の釣り合ったり−トフレームを２ｉ！＋６’ｔ：＋
することは止Ｊ２７１１１１の面で不利である。そこで
、第４図に示す如くステージ寸法分変えることをしない
場合、例えはナツプ−Ｉｂ１、かスう−−シｉＪ擢、に
比べかなり小であるとき、Ｉノイート９の配わｊ（長力
四えいくなる。その結尿、同図（［すの１ＪＪｉ面図ｔ
、？ｚｌζず如く、ワイート９がその自車で］、Ｇれ一
トカ・す、ステージ８に接触し、このようにしＣソ・イ
ヤ９がステージ８る。二ｉ＃ ｆＱ：ｌ シて短絡する
とさ１′導体装ｊ１″？不良の原因となる問題か生じる
。
寸法の釣り合ったり−トフレームを２ｉ！＋６’ｔ：＋
することは止Ｊ２７１１１１の面で不利である。そこで
、第４図に示す如くステージ寸法分変えることをしない
場合、例えはナツプ−Ｉｂ１、かスう−−シｉＪ擢、に
比べかなり小であるとき、Ｉノイート９の配わｊ（長力
四えいくなる。その結尿、同図（［すの１ＪＪｉ面図ｔ
、？ｚｌζず如く、ワイート９がその自車で］、Ｇれ一
トカ・す、ステージ８に接触し、このようにしＣソ・イ
ヤ９がステージ８る。二ｉ＃ ｆＱ：ｌ シて短絡する
とさ１′導体装ｊ１″？不良の原因となる問題か生じる
。
（４）発明の目的
本発明は」二記従未の問題に’Ｊ：％ ｔ’Ｊ、プーン
スナノクパソケーシにＪｊけるステージとご１′卑体チ
、ゾの寸跋差によりワイヤの配線長が増大しても、ソ・
イヤがステージに１要触し゛（短絡することを防止する
方法を提供し、チップに合せ−ζその１ｊ１１度２４．
）、ｙるステージ寸法のリードフレームをｒｉｊ’
ｆｉｌｌｌする必要のない半導体装置の製造方法の提供
を１−１的とする。
スナノクパソケーシにＪｊけるステージとご１′卑体チ
、ゾの寸跋差によりワイヤの配線長が増大しても、ソ・
イヤがステージに１要触し゛（短絡することを防止する
方法を提供し、チップに合せ−ζその１ｊ１１度２４．
）、ｙるステージ寸法のリードフレームをｒｉｊ’
ｆｉｌｌｌする必要のない半導体装置の製造方法の提供
を１−１的とする。
（５）発明の４１１１成
そしζこの目的は本発明によれは、゛ト１ζ１トナツブ
搭載用のステーン寸ｄ：をプラスチック月１１する半導
体チップの最大・」−法に合致した・」−法に形成し、
該ステージ寸法より小なる半導体チップを搭載ずろとき
は、当該半Ｗ体チップをステージに取イ］Ｇノした後、
ステージの表面に前記チップを囲ん°（白１炙ノリ色縁
テープをｊ１占付する」二４ン！を含むことを１１１（
毀とする半導体装置の製造方θｋを提供ずイ〕ごとによ
って達成される。
搭載用のステーン寸ｄ：をプラスチック月１１する半導
体チップの最大・」−法に合致した・」−法に形成し、
該ステージ寸法より小なる半導体チップを搭載ずろとき
は、当該半Ｗ体チップをステージに取イ］Ｇノした後、
ステージの表面に前記チップを囲ん°（白１炙ノリ色縁
テープをｊ１占付する」二４ン！を含むことを１１１（
毀とする半導体装置の製造方θｋを提供ずイ〕ごとによ
って達成される。
（ｆ））発明の実施例
以下本発明実施例を図面により説明する。
第５図は本発明実施例を説明するためのり−１−フレー
ム要部の・１′、面図（・Ｉ）および断面図（ｂｌで、
同し１を参照すると、例えは金ペレット（図示せず）を
ステージ８にのせた後（図示せず）ヒータで加メソシし
′（当該金ベレットを溶ｆＩΔ（させ、次いで３１′導
体ナツプ７を金ベレット上からステージ８に圧着し−（
ごずり合せることによりダイイリリした後、例え副ボリ
イ・、１・製の１５色ｊ象フーーブ１１をステージ８」
二にナツプ゛ｌの周囲に、ラヘープの外周がステージ８
よりわずかに外に出るように貼りイ」りる。絶縁テープ
■１の貼（＝Ｊりは、例えば四角形のテープからチップ
７よりやや大きい部分を切り抜いてから行い、ごの作業
は通１・ｉすの技術ご容易に自：ｌｕＪ比しうる。
ム要部の・１′、面図（・Ｉ）および断面図（ｂｌで、
同し１を参照すると、例えは金ペレット（図示せず）を
ステージ８にのせた後（図示せず）ヒータで加メソシし
′（当該金ベレットを溶ｆＩΔ（させ、次いで３１′導
体ナツプ７を金ベレット上からステージ８に圧着し−（
ごずり合せることによりダイイリリした後、例え副ボリ
イ・、１・製の１５色ｊ象フーーブ１１をステージ８」
二にナツプ゛ｌの周囲に、ラヘープの外周がステージ８
よりわずかに外に出るように貼りイ」りる。絶縁テープ
■１の貼（＝Ｊりは、例えば四角形のテープからチップ
７よりやや大きい部分を切り抜いてから行い、ごの作業
は通１・ｉすの技術ご容易に自：ｌｕＪ比しうる。
テープ貼付は後は従来技術と同様にし゛Ｃワイー１−９
をポンディングし、次いでモール１イングーＪる。とこ
ろで、上記絶Ｈテープ１１は、モールディングにおける
１５０〜１７０°Ｃの、恭度に１１１ｉ（え・うる山ｉ
、ｌ ；：、１．４性をもった（例えば上記ポリイミド
）ものを彦根する。かくすることにより同図（ｂｌに示
す如（、たとえワイヤ９が垂れ一トがっ”ζも、各色縁
う一−ブ１１のためにワイヤ９が直接ステージ８に接触
することがなく、短絡が防止される。しがち絶縁テープ
１１かステージ８よりわずかに大きいため、ステージの
端部とワイヤ９とが接触することが〕Ｓいため短絡が完
全に防止される。
をポンディングし、次いでモール１イングーＪる。とこ
ろで、上記絶Ｈテープ１１は、モールディングにおける
１５０〜１７０°Ｃの、恭度に１１１ｉ（え・うる山ｉ
、ｌ ；：、１．４性をもった（例えば上記ポリイミド
）ものを彦根する。かくすることにより同図（ｂｌに示
す如（、たとえワイヤ９が垂れ一トがっ”ζも、各色縁
う一−ブ１１のためにワイヤ９が直接ステージ８に接触
することがなく、短絡が防止される。しがち絶縁テープ
１１かステージ８よりわずかに大きいため、ステージの
端部とワイヤ９とが接触することが〕Ｓいため短絡が完
全に防止される。
しかして、種々のチップ寸法に対し゛（その都度ステー
ジ寸法の合ったり一トソレーＪ・をｔ！” （Ｉ’ｌｌ
“１”Ｊることなく、ステージ寸法が最も大きいチップ
に合ったリードフレームを準備することに、１、す、小
さなチップに：ｒＪ Ｌ、”ζもそのリードフレームを
用い゛ζパッケージ化が実施されうる〕、め才専体装置
＋ｋｌｌ造歩留りの向上に効果大である。
ジ寸法の合ったり一トソレーＪ・をｔ！” （Ｉ’ｌｌ
“１”Ｊることなく、ステージ寸法が最も大きいチップ
に合ったリードフレームを準備することに、１、す、小
さなチップに：ｒＪ Ｌ、”ζもそのリードフレームを
用い゛ζパッケージ化が実施されうる〕、め才専体装置
＋ｋｌｌ造歩留りの向上に効果大である。
（力発明の勿Ｊ果
見、−Ｌ ｌ！’Ｉ’ ＩＩＩに説明した如く、本発明
によれは、ステージの寸法に幻しチップ寸法が小てワイ
ー１”の配線ＩＱか犬ム゛イ１ときでも・ツイヤの垂れ
下がりによる短に１１）を防止（きるため、プラスナソ
クパノゲーノの製造におい”（チップ寸法の大小に応し
てノテーシー・」法をご装えることなく一種月゛１のり
一トソレーノ、を用いてパノゲーンの！！！！Ｊ造か行
゛なえるため、半１ｊ、（休装置の住ア１′、性向上に
効果大−こある。
によれは、ステージの寸法に幻しチップ寸法が小てワイ
ー１”の配線ＩＱか犬ム゛イ１ときでも・ツイヤの垂れ
下がりによる短に１１）を防止（きるため、プラスナソ
クパノゲーノの製造におい”（チップ寸法の大小に応し
てノテーシー・」法をご装えることなく一種月゛１のり
一トソレーノ、を用いてパノゲーンの！！！！Ｊ造か行
゛なえるため、半１ｊ、（休装置の住ア１′、性向上に
効果大−こある。
第１図はリードフレームに半専体チップかプラスチック
］−１止されたときのり−１−フレーノ、とプラスチッ
クモールドの平面図、第２図は第１図に示したプラスチ
ックモールドの拡大Ｗｉ面図、第３図はステージに寸ｄ
：の大ぎいチップをダイ付げしたときのり−１フレーム
要部の平面図、第４図は寸法の小さいチップをダイ付げ
した場合のり一トフレーム要（１１９の平【ｍ１（ａｌ
および断面図（ｂｌ、第５図は本発明実施例を説明する
ためのリードフレーム要ｒ’＋＋＋ ］＋ｓ＋−ｃ、（
ａ） ＩｚＬ ’ｃ ノ乎ｉｈｉ １ｆｆｌ、（ｂｌ
４Ｊ： Ｌ＋）ｉ 面図テアル。 １〜 リードフレーム８．２− モールトパノゲージ、
３− リード、３ａ−インナーリード、３ｂ−外リート
、７− ナツプ、８−ステージ、９− ソイ１−１１１
−絶縁テープ 第２図 第３図 ２５９− 第４図
］−１止されたときのり−１−フレーノ、とプラスチッ
クモールドの平面図、第２図は第１図に示したプラスチ
ックモールドの拡大Ｗｉ面図、第３図はステージに寸ｄ
：の大ぎいチップをダイ付げしたときのり−１フレーム
要部の平面図、第４図は寸法の小さいチップをダイ付げ
した場合のり一トフレーム要（１１９の平【ｍ１（ａｌ
および断面図（ｂｌ、第５図は本発明実施例を説明する
ためのリードフレーム要ｒ’＋＋＋ ］＋ｓ＋−ｃ、（
ａ） ＩｚＬ ’ｃ ノ乎ｉｈｉ １ｆｆｌ、（ｂｌ
４Ｊ： Ｌ＋）ｉ 面図テアル。 １〜 リードフレーム８．２− モールトパノゲージ、
３− リード、３ａ−インナーリード、３ｂ−外リート
、７− ナツプ、８−ステージ、９− ソイ１−１１１
−絶縁テープ 第２図 第３図 ２５９− 第４図
Claims (1)
- 生導体チップ搭伎用のステーソ寸法をプラスナックｌ’
ｔ ＋Ｉする２１′−導体ナツプの最大寸法に合致し人
口十？大に形成し１．ｉ亥ステージ寸θ、より小なイ、
２Ｐ ｊ早体千ノゾを１ト°、・ｉ＆すると八ｔｉｔ、
当該半導体チップをスう一−ソに取イー１すした後、ス
テージの表面に当該−ノーノブを囲んで白目゛ノ）化１
冒テープを県側する土、Ｒ１を介もごとを特徴とする半
導体装置の＋！ＩＩＪ ）省力、す：。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228391A JPS59119860A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228391A JPS59119860A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119860A true JPS59119860A (ja) | 1984-07-11 |
Family
ID=16875728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228391A Pending JPS59119860A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119860A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166956U (ja) * | 1984-10-09 | 1986-05-08 | ||
| US5116990A (en) * | 1987-06-10 | 1992-05-26 | Fuji Photo Film Co., Ltd. | Magenta dye-forming coupler |
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| JPS57114263A (en) * | 1981-01-07 | 1982-07-16 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-12-27 JP JP57228391A patent/JPS59119860A/ja active Pending
Patent Citations (1)
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