JPS59117669A - 積分回路 - Google Patents
積分回路Info
- Publication number
- JPS59117669A JPS59117669A JP22627982A JP22627982A JPS59117669A JP S59117669 A JPS59117669 A JP S59117669A JP 22627982 A JP22627982 A JP 22627982A JP 22627982 A JP22627982 A JP 22627982A JP S59117669 A JPS59117669 A JP S59117669A
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- JP
- Japan
- Prior art keywords
- operational amplifier
- circuit
- integrating circuit
- output
- offset voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
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- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、積分回路に関する。
従来より、演算増幅器を用いた積分回路が公知である。
ところで、演算増幅器は、いわゆるオフセントを持って
いる。すなわち、その一対の入力レベルが互いに等しく
ても、出力信号が生じてしまう。
いる。すなわち、その一対の入力レベルが互いに等しく
ても、出力信号が生じてしまう。
これは、例えば演算増幅器が差動増幅回路を含んでおり
、その差動増幅回路を構成するペア素子、例えばＭＯＳ
ＦＥＴ（！ｆ！＋縁ゲート型電界効果トランジスタ）の
特性が、製造条件のバラツキ等によって一致しないため
に生じる。このため、積分回路は、演算増幅器のオフセ
ットのために、上記信号を高精度に積分することができ
ないという欠点を持っている。
、その差動増幅回路を構成するペア素子、例えばＭＯＳ
ＦＥＴ（！ｆ！＋縁ゲート型電界効果トランジスタ）の
特性が、製造条件のバラツキ等によって一致しないため
に生じる。このため、積分回路は、演算増幅器のオフセ
ットのために、上記信号を高精度に積分することができ
ないという欠点を持っている。
この発明の目的は、演算増幅器のオフセットに実質的に
影響されない高精度の積分回路を提供することにある。
影響されない高精度の積分回路を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。。
になるであろう。。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図の回路は、特に制限されないが、公知のＭＯ３集積
回路の製造技術により、１個のシリコンのような半導体
基板上において構成される。
回路の製造技術により、１個のシリコンのような半導体
基板上において構成される。
２つの演算増幅器ＯＰＩ、ＯＰ２と、積分回路を構成す
るキャパシタＣ及び抵抗Ｒとは、次のアナログスイッチ
手段としてのＭＯ３ＦＥＴＱＩ Ｏ〜Ｑ１７及びＱ２０
〜Ｑ２７を介して次のように接続される。
るキャパシタＣ及び抵抗Ｒとは、次のアナログスイッチ
手段としてのＭＯ３ＦＥＴＱＩ Ｏ〜Ｑ１７及びＱ２０
〜Ｑ２７を介して次のように接続される。
上記ＭＯ３Ｆ、ＥＴＱ１０〜Ｑ１７のゲートには、タイ
ミング信号φが印加され、上記ＭＯ３ＦＥＴＱ２０〜Ｑ
２７のゲートには、上記タイミング信号φの反転信号φ
が印加される。したがって、これらのＭＯ３ＦＥＴＱＩ
Ｏ〜Ｑ、１７とＭＯ３ＦＥＴＱ２０〜Ｑ２７とは、相
補的にオン状態にされる。
ミング信号φが印加され、上記ＭＯ３ＦＥＴＱ２０〜Ｑ
２７のゲートには、上記タイミング信号φの反転信号φ
が印加される。したがって、これらのＭＯ３ＦＥＴＱＩ
Ｏ〜Ｑ、１７とＭＯ３ＦＥＴＱ２０〜Ｑ２７とは、相
補的にオン状態にされる。
上記ＭＯ３ＦＥＴＱＩ ０−Ｑｌ ７は、そのオン状態
によって上記演算増幅器ＯＰＩ、ＯＰ２と、上記キャパ
シタＣ及び抵抗Ｒとを第２図に示すような回路になるよ
う接続する。すなわち、入力端子ＩＮと演算増幅器ＯＰ
Ｉの非反転入力（＋）との間にＭＯ３ＦＥＴ器１０が設
けられる。また、この演算増幅器Ｐｏｔの反転入力（−
）とその出力との間にＭＯ３ＦＥＴＱＩ ３が設けられ
る。これにより、演算増幅器ＯＰＩをボルテージフォロ
ワ回路として動作させる。また、この演算増幅器ＯＰＩ
の出力は、ＭＯ３ＦＥＴＱＩ ６を介して抵抗Ｒの一端
に接続される。この抵抗Ｒの他端は、ＭＯ３ＦＥＴＱ１
２を介して演算増幅器ＯＰ２の反転入力（−）に接続さ
れる。この演算増幅器０７Ｐ２の非反転入力（＋）と回
路の接地電位との間には、ＭＯ３ＦＥＴＱＩ １が設け
られる。上記演算増幅器ＯＰ２の反転入力（−）は、Ｍ
Ｏ３ＦＥＴＱ１４を介してキャパシタＣの一端に接続さ
れる。また、その出力は、ＭＯ３ＦＥＴＱＩ ５を介し
てキャパシタＣの他端に接続される。そして、上記演算
増幅器ＯＰ２の出力は、ＭＯ３ＦＥＴＱ１７を介して出
力端子ＯＵＴに接続される。
によって上記演算増幅器ＯＰＩ、ＯＰ２と、上記キャパ
シタＣ及び抵抗Ｒとを第２図に示すような回路になるよ
う接続する。すなわち、入力端子ＩＮと演算増幅器ＯＰ
Ｉの非反転入力（＋）との間にＭＯ３ＦＥＴ器１０が設
けられる。また、この演算増幅器Ｐｏｔの反転入力（−
）とその出力との間にＭＯ３ＦＥＴＱＩ ３が設けられ
る。これにより、演算増幅器ＯＰＩをボルテージフォロ
ワ回路として動作させる。また、この演算増幅器ＯＰＩ
の出力は、ＭＯ３ＦＥＴＱＩ ６を介して抵抗Ｒの一端
に接続される。この抵抗Ｒの他端は、ＭＯ３ＦＥＴＱ１
２を介して演算増幅器ＯＰ２の反転入力（−）に接続さ
れる。この演算増幅器０７Ｐ２の非反転入力（＋）と回
路の接地電位との間には、ＭＯ３ＦＥＴＱＩ １が設け
られる。上記演算増幅器ＯＰ２の反転入力（−）は、Ｍ
Ｏ３ＦＥＴＱ１４を介してキャパシタＣの一端に接続さ
れる。また、その出力は、ＭＯ３ＦＥＴＱＩ ５を介し
てキャパシタＣの他端に接続される。そして、上記演算
増幅器ＯＰ２の出力は、ＭＯ３ＦＥＴＱ１７を介して出
力端子ＯＵＴに接続される。
これにより、上記ＭＯ３ＦＥＴＱＩＯ〜Ｑ１７がオン状
態のとき、第２図に示すように演算増幅器ＯＰＩにより
構成されたボルテージフォロワ回路と演算増幅器ＯＰ２
とキャパシタＣ及び抵抗Ｒとで構成された積分回路とが
縦列形態に接続されるものとなる。
態のとき、第２図に示すように演算増幅器ＯＰＩにより
構成されたボルテージフォロワ回路と演算増幅器ＯＰ２
とキャパシタＣ及び抵抗Ｒとで構成された積分回路とが
縦列形態に接続されるものとなる。
ＭＯ３ＦＥＴＱ２０〜Ｑ２７は、そのオン状態によって
上記第２図の回路の演算増幅器ＯＰＩとＯＦ２とを入れ
換えるものである。すなわち、入力端子ＩＮと演算増幅
器ＯＰ２の非反転入力（＋）との間にＭＯＳ Ｆ ＥＴ
器２０が設けられる。また、この演算増幅器ＯＰ２の反
転入力（−）とその出力との間にＭＯ３ＦＥＴＱ２３が
設けられる。
上記第２図の回路の演算増幅器ＯＰＩとＯＦ２とを入れ
換えるものである。すなわち、入力端子ＩＮと演算増幅
器ＯＰ２の非反転入力（＋）との間にＭＯＳ Ｆ ＥＴ
器２０が設けられる。また、この演算増幅器ＯＰ２の反
転入力（−）とその出力との間にＭＯ３ＦＥＴＱ２３が
設けられる。
これにより、演算増幅器ＯＰ２をボルテージフォロワ回
路として動作させる。また、この演算増幅器ＯＰ２の出
力は、ＭＯ３ＦＥＴＱ２６を介して抵抗Ｒの一端に接続
される。この抵抗Ｒの他端は、ＭＯ３ＦＥＴＱ２２を介
して演算増幅器ＯＰＩの反転入力（−）に接続される。
路として動作させる。また、この演算増幅器ＯＰ２の出
力は、ＭＯ３ＦＥＴＱ２６を介して抵抗Ｒの一端に接続
される。この抵抗Ｒの他端は、ＭＯ３ＦＥＴＱ２２を介
して演算増幅器ＯＰＩの反転入力（−）に接続される。
この演算増幅器ＯＰ１の非反転入力（＋）と回路の接地
電位との間には、ＭＯ３ＦＥＴＱ２１が設けられる。上
記演算増幅器ＯＰＩの反転入力（−）ば、ＭＯ３ＦＥＴ
Ｑ２４を介してキャパシタＣの一端に接続される。また
、その出力は、ＭＯ３ＦＥＴＱ２５を介してキャパシタ
Ｃの他端に接続される。そして、上記演算増幅器ＯＰＩ
の出力は、ＭＯ３ＦＥＴＱ２７を介して出力端子ＯＵＴ
に接続される。
電位との間には、ＭＯ３ＦＥＴＱ２１が設けられる。上
記演算増幅器ＯＰＩの反転入力（−）ば、ＭＯ３ＦＥＴ
Ｑ２４を介してキャパシタＣの一端に接続される。また
、その出力は、ＭＯ３ＦＥＴＱ２５を介してキャパシタ
Ｃの他端に接続される。そして、上記演算増幅器ＯＰＩ
の出力は、ＭＯ３ＦＥＴＱ２７を介して出力端子ＯＵＴ
に接続される。
これによりく上記ＭＯ３ＦＥＴＱ２０〜Ｑ２７がオン状
態のとき、第２図に括弧で示すように演算増幅器ＯＰ２
により構成−されたボルテージフォロワ回路と演算増幅
器ＯＰＩとキャパシタＣ及び抵抗Ｒとで構成された積分
回路とが縦列形態に接続されるものとなる。
態のとき、第２図に括弧で示すように演算増幅器ＯＰ２
により構成−されたボルテージフォロワ回路と演算増幅
器ＯＰＩとキャパシタＣ及び抵抗Ｒとで構成された積分
回路とが縦列形態に接続されるものとなる。
おな、同図において、演算増幅器ＯＰＩ、ＯＰ２の非反
転入力（＋）におけて電池記号で示された電圧ｖｏｓｌ
＋ｖｏｓ２は、それぞれオフセット電圧を表している。
転入力（＋）におけて電池記号で示された電圧ｖｏｓｌ
＋ｖｏｓ２は、それぞれオフセット電圧を表している。
この実施例回路の動作を第３図の動作波形図を参照して
次に説明する。
次に説明する。
タイミング信号φがハイレベルでＭＯ３ＦＥＴＱＩＯ〜
Ｑ１７がオン状態のとき、上記第２図に示すような回路
構成によって、積分動作がおこなわれる。したがって、
その積分出力ΔＶは、次式＋１１によって求められる。
Ｑ１７がオン状態のとき、上記第２図に示すような回路
構成によって、積分動作がおこなわれる。したがって、
その積分出力ΔＶは、次式＋１１によって求められる。
ΔＶ＝ １／ＣＲ／ （Ｖｉｎ＋ｖｏｓｌ−ｖｏｓ２
） ｄｉ １１）また、タイミング信号φがハイレベル
でＭＯ３ＦＥＴＱ２０〜Ｑ２７がオン状態のとき、上記
第２図の演算増幅器ＯＰＩとＯＦ２とが入れ換わる。
） ｄｉ １１）また、タイミング信号φがハイレベル
でＭＯ３ＦＥＴＱ２０〜Ｑ２７がオン状態のとき、上記
第２図の演算増幅器ＯＰＩとＯＦ２とが入れ換わる。
したがって、その積分出力Δ■゛は、次式（２）によっ
て求められる。
て求められる。
ΔＶ’ ＝ １ ／ ＣＲ／ （Ｖｉｎ＋ｖｏｓ２
−ｖｏｓｌ） ｄｔ ・（２）したがって、一定周期Ｔ
で上記演算増幅器ｏＰ１、ＯＦ２を入れ換えて積分動作
を行うと、その積分出力Ｖは、次式（３）によって求め
られる。
−ｖｏｓｌ） ｄｔ ・（２）したがって、一定周期Ｔ
で上記演算増幅器ｏＰ１、ＯＦ２を入れ換えて積分動作
を行うと、その積分出力Ｖは、次式（３）によって求め
られる。
■＝Σ（ΔＶ＋Δ■”）
＝ １ ／ ＣＲｆ、 （Ｖｉｎ＋ｖｏｓｌ−ｖｏｓ２
） ｄｔ＋ １ ／ ＣＲ／ ”ｔ’ （Ｖ
ｉｎ＋ｖｏｓ２−ｖｏｓｌ） ｄｔ＋ ・ ・ ・
・ −ｎ／ＣＲ，Ｇ２Ｖｉｎ ｄｔ ＨＨＨＨ＋
１３１すなわち、第３図に示すように、周期Ｔ１では、
演算増幅器ＯＰＩ、ＯＰ２の合成オフセント電圧νＯ９
が加算されて積分出力にあられれ、周期Ｔ２では、合成
オフセント電圧ｖｏｓが減算されて積分出力にあられれ
る。したがって２つの周期ＴＩ。
） ｄｔ＋ １ ／ ＣＲ／ ”ｔ’ （Ｖ
ｉｎ＋ｖｏｓ２−ｖｏｓｌ） ｄｔ＋ ・ ・ ・
・ −ｎ／ＣＲ，Ｇ２Ｖｉｎ ｄｔ ＨＨＨＨ＋
１３１すなわち、第３図に示すように、周期Ｔ１では、
演算増幅器ＯＰＩ、ＯＰ２の合成オフセント電圧νＯ９
が加算されて積分出力にあられれ、周期Ｔ２では、合成
オフセント電圧ｖｏｓが減算されて積分出力にあられれ
る。したがって２つの周期ＴＩ。
Ｔ２でみた場合、上記オフセット成分が相殺され、同図
に破線で示したオフセントを持たない理想的な積分出力
と一致させることができる。
に破線で示したオフセントを持たない理想的な積分出力
と一致させることができる。
この実施例では、上記演算増幅器ＯＰＩとＯＦ２の持つ
オフセット電圧の極性及びその絶対値が等しくなくとも
、上記合成オフセットとして相殺できるので、極めて応
用範囲が広いものとなる。
オフセット電圧の極性及びその絶対値が等しくなくとも
、上記合成オフセットとして相殺できるので、極めて応
用範囲が広いものとなる。
例えば、上記演算増幅器ｏＰ１とＯＦ２とのオフセット
に独自の製造バラツキが生じても、上述のように相殺さ
せることができるものである。
に独自の製造バラツキが生じても、上述のように相殺さ
せることができるものである。
これにより、比較的製造バラツキの大きなＭＯＳＦＥＴ
で構成された演算増幅器を用いても、高精度の積分動作
を実現することができる。
で構成された演算増幅器を用いても、高精度の積分動作
を実現することができる。
したがって、例えばアナログ乗算回路を構成する半導体
集積回路装置の積分回路にこの実施例の積分回路を用い
た場合、高精度のアナログ乗算回路を得ることができる
。
集積回路装置の積分回路にこの実施例の積分回路を用い
た場合、高精度のアナログ乗算回路を得ることができる
。
この発明は、前記実施例に限定されない。
例えば、アナログスイッチを構成するスイッチ手段及び
演算増幅器を構成する増幅素子は、上記ＭＯ３ＦＥＴの
他、同様な動作を行うものであれば何であってもよい。
演算増幅器を構成する増幅素子は、上記ＭＯ３ＦＥＴの
他、同様な動作を行うものであれば何であってもよい。
また、この上記２つの演算増幅器ＯＰＩ、ＯＰ２の入れ
換えを行うタイミング周期は、等しく設定されることが
望ましいが、上述のように等しくなくともその時間周期
の差分だけ合成オフセ・ノド分の相殺が行われることよ
り、オフセントを低減できるという利点を有するもので
ある。
換えを行うタイミング周期は、等しく設定されることが
望ましいが、上述のように等しくなくともその時間周期
の差分だけ合成オフセ・ノド分の相殺が行われることよ
り、オフセントを低減できるという利点を有するもので
ある。
この発明に係る積分回路は、上記アナログ乗算回路の他
店（利用できるものである。
店（利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するための等価回路図、 第３図は、その動作を説明するための波形図である。 ＯＰＩ、ＯＦ２・・演算増幅器 第 １ 図 ７ 第 ３ 図 戸 ぜ ジニアリング株式会社 小平市上水本町１４７９番地
、その動作を説明するための等価回路図、 第３図は、その動作を説明するための波形図である。 ＯＰＩ、ＯＦ２・・演算増幅器 第 １ 図 ７ 第 ３ 図 戸 ぜ ジニアリング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 ■、第１．第２の演算増幅器と、第１の動作期間に上記
第１の演算増幅器をボルテージフォロワ回路として用い
、上記第２の演算増幅器を積分回路の増幅器として用い
て両者を縦列形態に接続する第１のスイッチ回路網と、
第２の動作期間に上記第２の演算増幅器をボルテージフ
ォロワ回路として用い、上記第１の演算増幅器を積分回
路の増幅器として用いて両者を縦列形態に接続する第２
のスイッチ回路網とを含むことを特徴とする積分回路。 ２、上記第１．第２の動作期間は、パルス幅デユーティ
かはｙ′５０％のタイミング信号により形成されるもの
であることを特徴する特許請求の範囲第１項記載の積分
回路。 ３、上記積分回路を構成する各回路素子は、ｌチップの
モノリシック半導体集積回路に構成去れるものであるこ
とを特徴とする特許請求の範囲第１又は第２項記載の積
分回路。 ４、上記積分回路は、第１の入力値に従った振幅と、第
２の入力値に従ったパルス幅を持つパルス信号を入力と
して、乗算値を出力するものであることを特徴とする特
許請求の範囲第１、第２又は第３項記載の積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22627982A JPS59117669A (ja) | 1982-12-24 | 1982-12-24 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22627982A JPS59117669A (ja) | 1982-12-24 | 1982-12-24 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117669A true JPS59117669A (ja) | 1984-07-07 |
| JPH024955B2 JPH024955B2 (ja) | 1990-01-31 |
Family
ID=16842715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22627982A Granted JPS59117669A (ja) | 1982-12-24 | 1982-12-24 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117669A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139076A (ja) * | 1982-02-13 | 1983-08-18 | Osaki Denki Kogyo Kk | 誤差補償乗算回路 |
-
1982
- 1982-12-24 JP JP22627982A patent/JPS59117669A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139076A (ja) * | 1982-02-13 | 1983-08-18 | Osaki Denki Kogyo Kk | 誤差補償乗算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024955B2 (ja) | 1990-01-31 |
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