JPS59108346A - 固体撮像装置の製造方法 - Google Patents
固体撮像装置の製造方法Info
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- JPS59108346A JPS59108346A JP57218923A JP21892382A JPS59108346A JP S59108346 A JPS59108346 A JP S59108346A JP 57218923 A JP57218923 A JP 57218923A JP 21892382 A JP21892382 A JP 21892382A JP S59108346 A JPS59108346 A JP S59108346A
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- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静電誘導トランジスタ（ＳＩＴ）を用いた固体
撮像装置の製造方法、とくに、ソースおよびドレーンが
基板の相対する２つの主面にそれぞれ配置されている縦
形ＳＩＴを用いた固体撮像装置の製造方法に関するもの
である。
撮像装置の製造方法、とくに、ソースおよびドレーンが
基板の相対する２つの主面にそれぞれ配置されている縦
形ＳＩＴを用いた固体撮像装置の製造方法に関するもの
である。
ＳＩＴは広義の接合型電界効果トランジスタ（ＦＥＴ）
の一種であるが、チャネル領域が形成される材料の不純
物密度が低い点で通常の接合型ＦＥＴと異なる。そのた
め、バイアスの印加されていない通常状態でも空乏層が
形成されてチャネルがピンチオンし、ノーマリオフ状態
をとる。
の一種であるが、チャネル領域が形成される材料の不純
物密度が低い点で通常の接合型ＦＥＴと異なる。そのた
め、バイアスの印加されていない通常状態でも空乏層が
形成されてチャネルがピンチオンし、ノーマリオフ状態
をとる。
また、ソース５・ドレーン間電圧（ｖＤ８）に対してソ
ース、・ドレーン電流（より８）が非飽和特性を示す特
徴がある。
ース、・ドレーン電流（より８）が非飽和特性を示す特
徴がある。
チャネル領域中にはケゝ−ト領域およびチャネル領域の
拡散電位差によって空乏層が形成され、チャネルをピン
チオンさせるが、このピンチオフ点はいわゆる「真のケ
゛−ト」である。真のゲート付近の電位分布を見ると、
真のケ８−トを底とするいわゆる「電位の井戸」が形成
され、この電位分布の形状やレベルは拡散電位差に大き
く依存する。したがって、チャネルを十分にピンチオン
させるためには、すなわちゲートによるチャネルの制御
性を良好にするためには、チャネル領域において空乏層
が厚み方向に深く形成されていることが必要であり、チ
ャネル領域においてケ゛−ト領域がソース領域と比較し
て相対的に深く形成されていることが有利である。
拡散電位差によって空乏層が形成され、チャネルをピン
チオンさせるが、このピンチオフ点はいわゆる「真のケ
゛−ト」である。真のゲート付近の電位分布を見ると、
真のケ８−トを底とするいわゆる「電位の井戸」が形成
され、この電位分布の形状やレベルは拡散電位差に大き
く依存する。したがって、チャネルを十分にピンチオン
させるためには、すなわちゲートによるチャネルの制御
性を良好にするためには、チャネル領域において空乏層
が厚み方向に深く形成されていることが必要であり、チ
ャネル領域においてケ゛−ト領域がソース領域と比較し
て相対的に深く形成されていることが有利である。
ＳＩＴを固体撮像装置（イメージセンサ）として実現す
る場合、１次元配列または２次元配列のいずれであって
も、良好な画質を得るためには各画素間のバラツキが少
ない方が望ましい。
る場合、１次元配列または２次元配列のいずれであって
も、良好な画質を得るためには各画素間のバラツキが少
ない方が望ましい。
ＳＩＴのケ゛−トおよびソース領域は光照射によりキャ
リアの発生する感光領域をなすが、その画素配列方向に
おける機械的寸法はできるだけバラツキを少なくして均
一な幅のチャネルが形成されることが望ましい。
リアの発生する感光領域をなすが、その画素配列方向に
おける機械的寸法はできるだけバラツキを少なくして均
一な幅のチャネルが形成されることが望ましい。
ケ゛−ト領域は、たとえばｎ−（ν）の領域に対してホ
ウ素（Ｂ）などのアクセプタを強くドープすることによ
って形成される。現状のイオン注入技術では、たとえば
４００ｋＶ程度の加速エネルギーでホウ素を打ち込んで
も、たかだか１μｍ程度の深さにしかホウ素を注入する
ことができない。イオン注入後、熱拡散処理を行なって
も、熱拡散は等方向であるので、注入されたホウ素は縦
方向すなわち深さ方向のみならず横方向すなわち画素配
列方向にも拡散してしまう。したがって、ケゝ−ト領域
の寸法は、この熱拡散による広がシを見込んでイオン注
入を行なうように設計しなければならないが、熱拡散は
制御性が劣るので、多数の画素に対して寸法精度の高い
ＳＩＴ固体撮像装置を製造することは非常に困難である
。
ウ素（Ｂ）などのアクセプタを強くドープすることによ
って形成される。現状のイオン注入技術では、たとえば
４００ｋＶ程度の加速エネルギーでホウ素を打ち込んで
も、たかだか１μｍ程度の深さにしかホウ素を注入する
ことができない。イオン注入後、熱拡散処理を行なって
も、熱拡散は等方向であるので、注入されたホウ素は縦
方向すなわち深さ方向のみならず横方向すなわち画素配
列方向にも拡散してしまう。したがって、ケゝ−ト領域
の寸法は、この熱拡散による広がシを見込んでイオン注
入を行なうように設計しなければならないが、熱拡散は
制御性が劣るので、多数の画素に対して寸法精度の高い
ＳＩＴ固体撮像装置を製造することは非常に困難である
。
本発明はこのような従来技術の欠点を解消し、（５）
特定の不純物領域を深さ方向に深く形成できる、したが
って横方向の寸法精度が高い縦形ＳＩＴを用いた固体撮
像装置の製造方法を提供することを目的とする。
って横方向の寸法精度が高い縦形ＳＩＴを用いた固体撮
像装置の製造方法を提供することを目的とする。
本発明によれば、チャネル領域を含む半導体層にケ゛−
ト領域が形成されたＳＩＴ （静電誘導トランジスタ）
を用いた固体撮像装置の製造方法は、ケ゛−ト領域を形
成する不純物元素を半導体層の表面よシ注入する注入工
程と、ケ゛−ト領域に不純物元素より軽い元素を、その
濃度が半導体層の深さ方向に複数の分布を示すように半
導体層の表面から打ち込む打込み工程と、これらの注入
工程および打込み工程を施した半導体層を比較的低い温
度でアニールするアニール工程とを含み、これによって
ケ゛−ト領域が半導体層に形成される。
ト領域が形成されたＳＩＴ （静電誘導トランジスタ）
を用いた固体撮像装置の製造方法は、ケ゛−ト領域を形
成する不純物元素を半導体層の表面よシ注入する注入工
程と、ケ゛−ト領域に不純物元素より軽い元素を、その
濃度が半導体層の深さ方向に複数の分布を示すように半
導体層の表面から打ち込む打込み工程と、これらの注入
工程および打込み工程を施した半導体層を比較的低い温
度でアニールするアニール工程とを含み、これによって
ケ゛−ト領域が半導体層に形成される。
次に添付図面を参照して本発明による縦形ＳＩＴを用い
た固体撮像装置の製造方法を詳細に説明する。
た固体撮像装置の製造方法を詳細に説明する。
第１図は縦形ＳＩＴを用いた固体撮像装置の１（６）
つの画素を示す。各画素は、ゲート領域がコントロール
グー）（ＣＧ）、！：シールディングケゝ−ト（ＳＧ
）に分離していないいわゆる非分割ダート型ＳＩＴから
なり、このような画素が１次元捷たけ２次元に配列され
て固体撮像装置の撮像領域を形成している。
グー）（ＣＧ）、！：シールディングケゝ−ト（ＳＧ
）に分離していないいわゆる非分割ダート型ＳＩＴから
なり、このような画素が１次元捷たけ２次元に配列され
て固体撮像装置の撮像領域を形成している。
基本的には１つの画素は、ｎ ８４基板ｌＯの一方の主
表面上にエピタキシャル成長させたｎ−（ν）形または
真性（１）の層１２の表面付近にｎ領域１４および鱈領
域２０を形成し、前者がドレーン領域に、後者がケ゛〜
ト領域と々る。基板１０の他方の主表面には電極層５２
が形成され、これはソース電極となる。
表面上にエピタキシャル成長させたｎ−（ν）形または
真性（１）の層１２の表面付近にｎ領域１４および鱈領
域２０を形成し、前者がドレーン領域に、後者がケ゛〜
ト領域と々る。基板１０の他方の主表面には電極層５２
が形成され、これはソース電極となる。
エピタキシャル層１２の表面にはＳ＋０２膜ｚ４が形成
され、ドレーン領域１４の上は開口を通してドレーン電
極３６が、ケ゛−ト領域２０の上は開口を通してＳｉＯ
２，ＳＩＮ、Ｔａ２０５などの絶縁層６およびその上の
ダート電極７がそれぞれ形成されている。ケ９−ト電極
７は５ｎ０２ 、 Ｉｎ２０６などの透明電極材料、ま
たは多結晶シリコンもしくはシリサイドなどが有利であ
る。
され、ドレーン領域１４の上は開口を通してドレーン電
極３６が、ケ゛−ト領域２０の上は開口を通してＳｉＯ
２，ＳＩＮ、Ｔａ２０５などの絶縁層６およびその上の
ダート電極７がそれぞれ形成されている。ケ９−ト電極
７は５ｎ０２ 、 Ｉｎ２０６などの透明電極材料、ま
たは多結晶シリコンもしくはシリサイドなどが有利であ
る。
ケ゛−ト電極７は読出しアドレス回路１に接続され、読
出し用ゲート・クルスφ。が供給される。
出し用ゲート・クルスφ。が供給される。
ドレーン電極３６はスイッチングトランジスタ３を介し
て出力端子８に接続され、また、負荷抵抗４を介してビ
デオ電圧電源５に接続されている。スイッチングトラン
ジスタ３のダートにはビデオライン選択・切レスφ８を
供給する選択回路２が接続されている。なお、この例で
はｎ＋領域１４がドレーン、一基板１０がソースである
が、計領域１４をソース、一基板１０をドレーンとして
もよい。後者の場合、電源５は逆極性にして接続し、ス
イッチングトランジスタ３はｎ＋基板１０側に接続する
のが有利である。
て出力端子８に接続され、また、負荷抵抗４を介してビ
デオ電圧電源５に接続されている。スイッチングトラン
ジスタ３のダートにはビデオライン選択・切レスφ８を
供給する選択回路２が接続されている。なお、この例で
はｎ＋領域１４がドレーン、一基板１０がソースである
が、計領域１４をソース、一基板１０をドレーンとして
もよい。後者の場合、電源５は逆極性にして接続し、ス
イッチングトランジスタ３はｎ＋基板１０側に接続する
のが有利である。
第２図１４コントロールゲートとシールディングゲート
が分離されたいわゆる分割ダート型ＳＩＴを示す。これ
は、第１図のケ゛−ト領域２００代りに２つのダート領
域１６および１８が設けられ、前者は光励起されたキャ
リアの蓄積および読出しを行なうコントロールゲート、
後者は他の画素との分離および基準電位を与えるだめの
シールディングゲートである。なお、以下の各図におい
て第１図と同様の構成要素は同じ参照符号で示す。第２
図に示す１つの画素が１次元または２次元に複数配列さ
れて撮像領域を構成する。なお分割ダート型ＳＩＴにお
いてもソースおよびドレーンは互いに入替え可能である
。
が分離されたいわゆる分割ダート型ＳＩＴを示す。これ
は、第１図のケ゛−ト領域２００代りに２つのダート領
域１６および１８が設けられ、前者は光励起されたキャ
リアの蓄積および読出しを行なうコントロールゲート、
後者は他の画素との分離および基準電位を与えるだめの
シールディングゲートである。なお、以下の各図におい
て第１図と同様の構成要素は同じ参照符号で示す。第２
図に示す１つの画素が１次元または２次元に複数配列さ
れて撮像領域を構成する。なお分割ダート型ＳＩＴにお
いてもソースおよびドレーンは互いに入替え可能である
。
第３図は第２図の分割ケ゛−ト型ＳＩＴの他の例を示し
、ドレーン（またはソース）領域１４がシールディング
ゲート１８に近く設けられ、コントロールケ８−ト領域
１６の空乏層の広がりを大きくすることによって光キャ
リアを多く蓄積するようにしだものである。また、シー
ルディングゲート領域１８はコントロールケ８−ト領域
１６より深く形成され、画素分離効果が改善されている
。なお、コントロールゲート領域１６およびドレーン（
ソース）領域以外の部分では光キャリアを発生させない
ようにＡｔなどの遮光層５６で被覆されている。
、ドレーン（またはソース）領域１４がシールディング
ゲート１８に近く設けられ、コントロールケ８−ト領域
１６の空乏層の広がりを大きくすることによって光キャ
リアを多く蓄積するようにしだものである。また、シー
ルディングゲート領域１８はコントロールケ８−ト領域
１６より深く形成され、画素分離効果が改善されている
。なお、コントロールゲート領域１６およびドレーン（
ソース）領域以外の部分では光キャリアを発生させない
ようにＡｔなどの遮光層５６で被覆されている。
第２図に示す分割ダート型ＳＩＴを２次元に配（９）
列した固体撮像装置を同図上方から見た概念的な平面図
を第４図に示す。固体撮像装置をなす構体９２には各画
素セルを構成するＳＩＴ ９４が２次元配列され、各セ
ル９４のコントロールゲ−ト電極７はＹ方向に透明電極
材料９６によって相互に接続され、各ソース（またはド
レーン）電極３６はＸ方向に電極材料９８によって相互
に接続されている。なお、層間分離層などは図の複雑化
を避けるだめ図示を省略しである。
を第４図に示す。固体撮像装置をなす構体９２には各画
素セルを構成するＳＩＴ ９４が２次元配列され、各セ
ル９４のコントロールゲ−ト電極７はＹ方向に透明電極
材料９６によって相互に接続され、各ソース（またはド
レーン）電極３６はＸ方向に電極材料９８によって相互
に接続されている。なお、層間分離層などは図の複雑化
を避けるだめ図示を省略しである。
これらの接続の様子を電気的に示したのが第５図である
。構体９２は画素セルすなわち５ＩＴ９４が２次元配列
されだマトリクスすなわちアレイをなし、リード９６は
読出しアドレス回路１から読出しケ゛−トハルスφ。１
〜φｏｍを供給し、リード９８はスイッチングトランジ
スタ３に接続されている。各゛スイッチングトラ／・ノ
スタ３はビデオライン選択回路２よりビデオライン選択
パルスφ８１〜φＳｎが与えられる。なお同図では、シ
ールディンダｒ−）１８を点線で模式的に示し、これに
基準電位を与えるだめの電極り（１０） −ドは５４で示されている。
。構体９２は画素セルすなわち５ＩＴ９４が２次元配列
されだマトリクスすなわちアレイをなし、リード９６は
読出しアドレス回路１から読出しケ゛−トハルスφ。１
〜φｏｍを供給し、リード９８はスイッチングトランジ
スタ３に接続されている。各゛スイッチングトラ／・ノ
スタ３はビデオライン選択回路２よりビデオライン選択
パルスφ８１〜φＳｎが与えられる。なお同図では、シ
ールディンダｒ−）１８を点線で模式的に示し、これに
基準電位を与えるだめの電極り（１０） −ドは５４で示されている。
次に第６Ａ図〜第６０図を参照して本発明によるＳＩＴ
を用いた固体撮像装置の製造方法の具体例を説明する。
を用いた固体撮像装置の製造方法の具体例を説明する。
これらの図は固体撮像装置の１画素に対応するＳＩＴの
部分９４を示す断面図であシ、各部の寸法関係は工程を
理解し易くするために誇張されており、現実のデバイス
と比例していない。
部分９４を示す断面図であシ、各部の寸法関係は工程を
理解し易くするために誇張されており、現実のデバイス
と比例していない。
まず、たとえば１０６ｎ 程度にｓｂを高ドープした
ｎ Ｓ＋基板１０の一方の主面上にｎ一層１２を工ぎタ
キシャル成長させ、その上にＳ ＩＯ２層２４を形成し
たものを準備する。ｎ一層１２は、たとえばＡｓをドー
プしてキャリア濃度を１０１２〜１０ ｃｍ 程度
にした厚さ５〜１０μｍの層である。
ｎ Ｓ＋基板１０の一方の主面上にｎ一層１２を工ぎタ
キシャル成長させ、その上にＳ ＩＯ２層２４を形成し
たものを準備する。ｎ一層１２は、たとえばＡｓをドー
プしてキャリア濃度を１０１２〜１０ ｃｍ 程度
にした厚さ５〜１０μｍの層である。
ｎ一層１２の上のＳ ＋ ０２層２４は、ケ８−ト領域
１６および１８まだは２０に対応する部分２６をウェッ
トエツチングによシ部分的に除去し、薄くしておく。ダ
ート領域１６と１８の間、または２０相互の間の隔間距
離は３〜１０μｍである。
１６および１８まだは２０に対応する部分２６をウェッ
トエツチングによシ部分的に除去し、薄くしておく。ダ
ート領域１６と１８の間、または２０相互の間の隔間距
離は３〜１０μｍである。
次に、ダート領域１６および１８ｔ−たは２０に相当す
る部分にアクセプタとしての不純物、たとえばＢ 、
Ａ／！、まだはＧａなどの第■族元累を、薄いＳ ｉＯ
２層の部分２６を通してｎ一層１２にドープする（第６
Ａ図）。これは第６Ａ図でｐ＋領域２８として示されて
いる。ドープの方法は、イオン注入または熱拡散が有利
である。たとえ十 ばＢまたはＢ＋＋イオンの注入の場合、加速エネルギー
は１０〜４００ｋＶである。まだ、ドーズ量は１０ 〜
１０ ｃｍ である。イオン注入の後、注入され
た不純物原子を結晶格子位置に安定させるため、低い温
度、たとえば約７００℃程度で活性化アニールを行なっ
てもよい。
る部分にアクセプタとしての不純物、たとえばＢ 、
Ａ／！、まだはＧａなどの第■族元累を、薄いＳ ｉＯ
２層の部分２６を通してｎ一層１２にドープする（第６
Ａ図）。これは第６Ａ図でｐ＋領域２８として示されて
いる。ドープの方法は、イオン注入または熱拡散が有利
である。たとえ十 ばＢまたはＢ＋＋イオンの注入の場合、加速エネルギー
は１０〜４００ｋＶである。まだ、ドーズ量は１０ 〜
１０ ｃｍ である。イオン注入の後、注入され
た不純物原子を結晶格子位置に安定させるため、低い温
度、たとえば約７００℃程度で活性化アニールを行なっ
てもよい。
次に、同じくケ゛−ト領域１６および１８または２０に
相当する部分に、注入された不純物、たとえばＢ、より
軽い元素をイオン注入する（第６Ｂ図）。これらの軽元
素にはＨまたはＨｅが用いられる。Ｈイオンの注入の場
合、加軽元素の打込みは、打込み後の濃度プロファイル
が所望のケ゛−ト領域深さとなるように行なう。好まし
くは軽元素イオンの打込み深さくＸ、）を変えて複数回
打込みを行なう。複数回の打込みのうちの１回、たとえ
ば打込み深さの浅い打込みは、濃度プロファイルのピー
クのＸ、方向における位置が不純物ドープ工程において
ドープされたドーノｅントの濃度プロファイルの−一り
の位置と実質的に一致させることが望ましい。
相当する部分に、注入された不純物、たとえばＢ、より
軽い元素をイオン注入する（第６Ｂ図）。これらの軽元
素にはＨまたはＨｅが用いられる。Ｈイオンの注入の場
合、加軽元素の打込みは、打込み後の濃度プロファイル
が所望のケ゛−ト領域深さとなるように行なう。好まし
くは軽元素イオンの打込み深さくＸ、）を変えて複数回
打込みを行なう。複数回の打込みのうちの１回、たとえ
ば打込み深さの浅い打込みは、濃度プロファイルのピー
クのＸ、方向における位置が不純物ドープ工程において
ドープされたドーノｅントの濃度プロファイルの−一り
の位置と実質的に一致させることが望ましい。
また、複数回の打込みについて、打込みイオンの濃度は
各回ともほぼ一致した方が有利である。
各回ともほぼ一致した方が有利である。
打込みの深さは、打ち込むイオンの加速エネルギーおよ
び（または）打ち込むイオンの種類を変えることによっ
て制御する。
び（または）打ち込むイオンの種類を変えることによっ
て制御する。
たとえば第７Ａ図に濃度プロファイルを示すように、３
段階の打込み深さでＨ１イオンを注入する。これを点線
１００ａ 、１００ｂおよび１００ｃで示す。打込み順
序に制約はない。また、濃度のピークがほぼ一致する方
が有利である。３段階の打込みのうち点線１００ａで示
す浅いプロファイル１００ａは、この例では、前（１３
） 工程で注入した不純物イオン（たとえばＢ）のプロファ
イル１０２と濃度ピークのｘｊ力方向位置がほぼ一致し
ている。
段階の打込み深さでＨ１イオンを注入する。これを点線
１００ａ 、１００ｂおよび１００ｃで示す。打込み順
序に制約はない。また、濃度のピークがほぼ一致する方
が有利である。３段階の打込みのうち点線１００ａで示
す浅いプロファイル１００ａは、この例では、前（１３
） 工程で注入した不純物イオン（たとえばＢ）のプロファ
イル１０２と濃度ピークのｘｊ力方向位置がほぼ一致し
ている。
第６Ｂ図では、軽元素イオン流３０によって打ち込まれ
た軽元素イオンは模式的に×印３２で示されているが、
実際には第７Ａ図に示すゾロファイルを有する。
た軽元素イオンは模式的に×印３２で示されているが、
実際には第７Ａ図に示すゾロファイルを有する。
次に、軽元素を打ち込んだ構体全体を低温でアニールす
ると、ドー・ぐントはＸ 方向に深くコ 熱拡散し、第７Ｂ図に示すプロファイル１０４のように
分散する。この状態を模式的に第６Ｃ図に示す。これら
のｐ領域が、たとえば分割ゲート型ＳＩＴ （第２図）
ではコントロールゲート１６およびシールディングケゞ
−ト１８となる。
ると、ドー・ぐントはＸ 方向に深くコ 熱拡散し、第７Ｂ図に示すプロファイル１０４のように
分散する。この状態を模式的に第６Ｃ図に示す。これら
のｐ領域が、たとえば分割ゲート型ＳＩＴ （第２図）
ではコントロールゲート１６およびシールディングケゞ
−ト１８となる。
非分割ダート型ＳＩＴ （第１図）の場合も同様でちり
、このようにして形成されたｐ領域がゲート２０になる
。
、このようにして形成されたｐ領域がゲート２０になる
。
アニールの温度は５００〜１，２００℃の比較的低い温
度であシ、好ましくは７００〜９００℃である。
度であシ、好ましくは７００〜９００℃である。
高い温度では格子欠陥の再配列が生ずるので低（１４）
い温度が望ましい。アニール時間は３０分ないし１時間
である。前述のように、ゲート領域間の離間距離が３〜
１０μｍの場合、このようにして形成される鱈領域の深
さは帆５〜５．０μｍであシ、好ましくは１〜３μｍ、
最適には約２．５μｍである。
である。前述のように、ゲート領域間の離間距離が３〜
１０μｍの場合、このようにして形成される鱈領域の深
さは帆５〜５．０μｍであシ、好ましくは１〜３μｍ、
最適には約２．５μｍである。
軽元素イオンが打ち込まれると母体のｎ一層１２の結晶
格子中に欠陥または空位が多数形成されるが、前述のよ
うな比較的低い温度でアニールすると、これらの格子欠
陥が拡散によって移送され、その際、前の工程でドープ
されたＢなどの不純物元素を伴って移動する。また、Ｈ
まだはＨｅ々どの打ち込まれた軽元素はこの温度では構
体表面から雰囲気中に消散する。したがって不純物元素
は格子欠陥の分布している方向に異方性をもって拡散し
、深さ方向（Ｘ）にのみ深いｐ領域が形成される。たと
えば（１１１）面のエピタキシャル層では（１１１）方
向に多く不純物元素が拡散し、（１１０）方向にはほと
んど拡散しない。
格子中に欠陥または空位が多数形成されるが、前述のよ
うな比較的低い温度でアニールすると、これらの格子欠
陥が拡散によって移送され、その際、前の工程でドープ
されたＢなどの不純物元素を伴って移動する。また、Ｈ
まだはＨｅ々どの打ち込まれた軽元素はこの温度では構
体表面から雰囲気中に消散する。したがって不純物元素
は格子欠陥の分布している方向に異方性をもって拡散し
、深さ方向（Ｘ）にのみ深いｐ領域が形成される。たと
えば（１１１）面のエピタキシャル層では（１１１）方
向に多く不純物元素が拡散し、（１１０）方向にはほと
んど拡散しない。
換言すれば、本発明によるこのような異方性拡散は、ド
ープする不純物元素より軽い元素をイオン打込みによっ
て目的とする不純物ドーゾ深さに近い深さまで複数段階
、打ち込み、次にアニールすることによって浅い位置に
ドープされた不純物元素を深さ方向にのみ熱拡散させる
ものである。これによって、通常のイオン打込みまだは
熱拡散技術では深く注入できない不純物元素も所望の深
さまで深さ方向に異方性をもって分布させることができ
る。
ープする不純物元素より軽い元素をイオン打込みによっ
て目的とする不純物ドーゾ深さに近い深さまで複数段階
、打ち込み、次にアニールすることによって浅い位置に
ドープされた不純物元素を深さ方向にのみ熱拡散させる
ものである。これによって、通常のイオン打込みまだは
熱拡散技術では深く注入できない不純物元素も所望の深
さまで深さ方向に異方性をもって分布させることができ
る。
なお、不純物元素の注入ののち軽元素を打ち込む例を説
明したが、この順序は逆でもよく、軽元素を打ち込んで
から不純物元素を注入し、アニールを行なってもよい。
明したが、この順序は逆でもよく、軽元素を打ち込んで
から不純物元素を注入し、アニールを行なってもよい。
また、複数回の軽元素イオン打込みの合間に、またはこ
れと並行して不純物イオンの注入を行なってもよい。さ
らに、軽元素打込みのマスクとしてＳ ｉＯ２を使用し
ているが、この代シにＳ １５ Ｎ ４などの他のシリ
コン化合物でもよく、ポリイミドなどのネガまたはボッ
型フォトレジストを用いてもよい。
れと並行して不純物イオンの注入を行なってもよい。さ
らに、軽元素打込みのマスクとしてＳ ｉＯ２を使用し
ているが、この代シにＳ １５ Ｎ ４などの他のシリ
コン化合物でもよく、ポリイミドなどのネガまたはボッ
型フォトレジストを用いてもよい。
たとえば第８図に示すように、コントロールケゝ−ト１
６とシールディングゲート１８の間の離間距離Ｗ１＋Ｗ
２＋Ｗ３が４１１ｍで、Ｗ、およびＷ３が１μｍ ＋
Ｗ２が２μｍの１画素のセルの場合、加速電圧２００ｋ
Ｖで５Ｘ１０ｍ のドーズ量で＋十 Ｂ をイオン注入し、次に加速電圧を４０ｋＶ、１００
ｋＶオよび２００ｋＶの３段階に分けてそれぞれ１×１
０１５ｍ−２のドーズ量で１をイオン注入し、後に約７
００℃で約１時間アニールした。これによってＢのアク
セプタ濃度１０ ｃｍ のｐ＋領域１６および１８
が深さ約２．５μｍに深さ方向に形成された。
６とシールディングゲート１８の間の離間距離Ｗ１＋Ｗ
２＋Ｗ３が４１１ｍで、Ｗ、およびＷ３が１μｍ ＋
Ｗ２が２μｍの１画素のセルの場合、加速電圧２００ｋ
Ｖで５Ｘ１０ｍ のドーズ量で＋十 Ｂ をイオン注入し、次に加速電圧を４０ｋＶ、１００
ｋＶオよび２００ｋＶの３段階に分けてそれぞれ１×１
０１５ｍ−２のドーズ量で１をイオン注入し、後に約７
００℃で約１時間アニールした。これによってＢのアク
セプタ濃度１０ ｃｍ のｐ＋領域１６および１８
が深さ約２．５μｍに深さ方向に形成された。
ところでこのように低温アニールされた構体９２は次に
、ソース（またはドレーン）領域１４の形成工程に移さ
れる（第６Ｄ図）。ここではウェットエツチングによっ
てソース領域１４に対応するＳ ！０２を除去し、たと
えばＡｓを拡散してｎ＋領域１４がｎ一層１２に形成さ
れる。
、ソース（またはドレーン）領域１４の形成工程に移さ
れる（第６Ｄ図）。ここではウェットエツチングによっ
てソース領域１４に対応するＳ ！０２を除去し、たと
えばＡｓを拡散してｎ＋領域１４がｎ一層１２に形成さ
れる。
なお第６Ｄ図以降は図の複雑化を避けるため第（１７）
６Ａ図〜第６Ｃ図とは縦方向すなわち深さ方向の寸法が
異なって図示されている。
異なって図示されている。
次に全体の表面にドープト多結晶シリコン（ＤＯＰＯ８
）層３４をＣＶＤ （化学気相成長）法によって形成し
く第６Ｅ図）、ソース領域１４に対応する部分のＤＯＰ
Ｏ８を残して他をプラズマエツチングで選択的に除去し
、ソース電極３６およびソース電極リード９８（第４図
）を形成する（第６Ｆ図）。
）層３４をＣＶＤ （化学気相成長）法によって形成し
く第６Ｅ図）、ソース領域１４に対応する部分のＤＯＰ
Ｏ８を残して他をプラズマエツチングで選択的に除去し
、ソース電極３６およびソース電極リード９８（第４図
）を形成する（第６Ｆ図）。
次にとの構体９２の表面にＰＳＧ （ＩＪンケイ酸ガラ
ス）層３８をＣＶＤ法で形成しく第６Ｇ図）、コントロ
ールゲ−ト領域１６に対応する部分をその下の５１０２
層２４とともにウェットエツチングで選択的に除去し、
層間絶縁層３８を形成する（第６Ｈ図）。
ス）層３８をＣＶＤ法で形成しく第６Ｇ図）、コントロ
ールゲ−ト領域１６に対応する部分をその下の５１０２
層２４とともにウェットエツチングで選択的に除去し、
層間絶縁層３８を形成する（第６Ｈ図）。
そこで構体９２表面に５１３Ｎ４層４ｏをＣＶＤ法によ
って被着させ（第６■図）、さらにその上にＣＶＤ法に
よって透明電極材料Ｓ ｎｏ ２またはＤＯＰＯ８の層
４２を形成する（第６５図）。次に、コントロールゲー
ト領域１６に対応するＳ ｎＯ２（１８） またはＤＯＰＯ８の部分を残して他をプラズマエツチン
グで選択的に除去し、コントロールゲ−ト領域７および
同電極り−ド９６（第５図）を形成する（第６に図）。
って被着させ（第６■図）、さらにその上にＣＶＤ法に
よって透明電極材料Ｓ ｎｏ ２またはＤＯＰＯ８の層
４２を形成する（第６５図）。次に、コントロールゲー
ト領域１６に対応するＳ ｎＯ２（１８） またはＤＯＰＯ８の部分を残して他をプラズマエツチン
グで選択的に除去し、コントロールゲ−ト領域７および
同電極り−ド９６（第５図）を形成する（第６に図）。
シールディングゲ−ト領域１８に対応する５１３Ｎ４の
部分４６はプラズマエツチングによって選択的に除去し
く第６Ｌ図）、その下のＰＳＧおよび５ＩＯ２の部分４
８はウェットエツチングで選択的に除去する（第６Ｍ図
）。
部分４６はプラズマエツチングによって選択的に除去し
く第６Ｌ図）、その下のＰＳＧおよび５ＩＯ２の部分４
８はウェットエツチングで選択的に除去する（第６Ｍ図
）。
次にこの上に電子ビームスバッタリングおよび抵抗加熱
によってＡｔ層５０を蒸着しく第６Ｎ図）、シールディ
ングゲート領域１８に対応する部分を除いて他をエツチ
ングによって選択的に除去し、遮光層５６（第３図）お
よびシールディングゲ−ト領域５４を形成する（第６０
図）。まだ、基板１０の他方の主面にはＡｔ膜５２を蒸
着してドレーン（Ｄ）電極を形成する。
によってＡｔ層５０を蒸着しく第６Ｎ図）、シールディ
ングゲート領域１８に対応する部分を除いて他をエツチ
ングによって選択的に除去し、遮光層５６（第３図）お
よびシールディングゲ−ト領域５４を形成する（第６０
図）。まだ、基板１０の他方の主面にはＡｔ膜５２を蒸
着してドレーン（Ｄ）電極を形成する。
このようにして分割ダート型ＳＩＴを用いた固体撮像装
置（たとえば第２図）が完成する。非分割ダート型ＳＩ
Ｔ （第１図）の場合も、コントロールゲート領域１６
およびシールディングチ８−ト領域１８の代９に単一の
ケ゛−ト領域２０が形成される以外は同様の工程で製造
される。
置（たとえば第２図）が完成する。非分割ダート型ＳＩ
Ｔ （第１図）の場合も、コントロールゲート領域１６
およびシールディングチ８−ト領域１８の代９に単一の
ケ゛−ト領域２０が形成される以外は同様の工程で製造
される。
本発明によれば、ドープする不純物元素より軽い元素を
異なる複数の打込み深さにイオン注入し、アニールする
ことによって深さ方向に異方性をもって不純物の熱拡散
を行なうことができる。これによって、ケ゛−ト領域を
縦方向すなわち構体の厚み方向に深く形成した縦形ＳＩ
Ｔを用いた固体撮像装置を製造することができる。
異なる複数の打込み深さにイオン注入し、アニールする
ことによって深さ方向に異方性をもって不純物の熱拡散
を行なうことができる。これによって、ケ゛−ト領域を
縦方向すなわち構体の厚み方向に深く形成した縦形ＳＩ
Ｔを用いた固体撮像装置を製造することができる。
したがって、多数の画素にわたって均一な大きさの受光
領域を有する縦形ＳＩＴを用いた固体撮像装置が提供さ
れる。
領域を有する縦形ＳＩＴを用いた固体撮像装置が提供さ
れる。
本発明はこのような特徴を有するので、とくに深く形成
すべき領域、たとえばシールディングゲ−ト領域に有利
に適用される。これを深く形成することによって前述の
ように画素間分離が良好な固体撮像装置が提供される。
すべき領域、たとえばシールディングゲ−ト領域に有利
に適用される。これを深く形成することによって前述の
ように画素間分離が良好な固体撮像装置が提供される。
したがって本発明による深い領域形成工程はコントロー
ルゲ−ト領域のみに適用してもよい。
ルゲ−ト領域のみに適用してもよい。
さらに、たとえば短波長（青領域）光の感度を向上させ
るだめにコントロールゲート領域の一部を浅く形成しだ
ＳＩＴ固体撮像装置の場合には、その深いコントロール
ケゞ−ト領域の部分にのみ本発明による深い領域形成工
程を適用してもよい。こ、のようにして製造した例を第
９図に示す。この例では深い部分１６ａのコントロール
ゲート領域が本発明の方法によって形成され浅い部分１
６ｂは通常の方法で形成してよい。
るだめにコントロールゲート領域の一部を浅く形成しだ
ＳＩＴ固体撮像装置の場合には、その深いコントロール
ケゞ−ト領域の部分にのみ本発明による深い領域形成工
程を適用してもよい。こ、のようにして製造した例を第
９図に示す。この例では深い部分１６ａのコントロール
ゲート領域が本発明の方法によって形成され浅い部分１
６ｂは通常の方法で形成してよい。
第１図は非分割ダート型ＳＩＴを用いた固体撮像装置の
一部分を例として概念的に示す説明断面図、 第２図および第３図は分割ダート型ＳＩＴを用いた固体
撮像装置の一部分を例として概念的に示す説明断面図、 第４図は第２図の固体撮像装置の画素配列を概念的に示
す平面図、 第５図はＳＩＴを用いた固体撮像装置の回路構成例を示
す回路図、 （２１） 第６Ａ図ないし第６０図は本発明によるＳＩＴを用いた
固体撮像装置の製造方法の工程例を段階的に示す説明断
面図、 第７Ａ図および第７Ｂ図は本発明による深い不純物領域
の形成工程の説明に用いる打込みイオン濃度プロファイ
ルの例を示すグラフ、第８図は本発明によって形成され
た深い、不純物領域の例を示す断面図、 第９図は本発明による製造方法を適用したＳＩＴ固体撮
像装置の他の例を示す断面図である。 主要部分の符号の説明 １０・・・ｎ基板 １２・・・ｎ−エピタキシャル層 １４・・・ソース（ドレーン）領域 １６・・コントロールケゞ−ト領域 １８・・・シールディングゲート領域 ２０・・ゲート領域 ３２・・軽元素イオン （２２） 第６Ａ図 第６０図 第６Ｆ図 第６０図 第６Ｄ図 第６Ｊ図 第６に図 第６Ｌ図 第６Ｍ図 第６Ｎ図 第６０図 嘩飾剥父・ ｉｎ２ 第７Ａ図 第７Ｂ図 第８図 ２２０−
一部分を例として概念的に示す説明断面図、 第２図および第３図は分割ダート型ＳＩＴを用いた固体
撮像装置の一部分を例として概念的に示す説明断面図、 第４図は第２図の固体撮像装置の画素配列を概念的に示
す平面図、 第５図はＳＩＴを用いた固体撮像装置の回路構成例を示
す回路図、 （２１） 第６Ａ図ないし第６０図は本発明によるＳＩＴを用いた
固体撮像装置の製造方法の工程例を段階的に示す説明断
面図、 第７Ａ図および第７Ｂ図は本発明による深い不純物領域
の形成工程の説明に用いる打込みイオン濃度プロファイ
ルの例を示すグラフ、第８図は本発明によって形成され
た深い、不純物領域の例を示す断面図、 第９図は本発明による製造方法を適用したＳＩＴ固体撮
像装置の他の例を示す断面図である。 主要部分の符号の説明 １０・・・ｎ基板 １２・・・ｎ−エピタキシャル層 １４・・・ソース（ドレーン）領域 １６・・コントロールケゞ−ト領域 １８・・・シールディングゲート領域 ２０・・ゲート領域 ３２・・軽元素イオン （２２） 第６Ａ図 第６０図 第６Ｆ図 第６０図 第６Ｄ図 第６Ｊ図 第６に図 第６Ｌ図 第６Ｍ図 第６Ｎ図 第６０図 嘩飾剥父・ ｉｎ２ 第７Ａ図 第７Ｂ図 第８図 ２２０−
Claims (1)
- 【特許請求の範囲】 ■、 チャネル領域を含む半導体層にケ゛−ト領域が形
成されたＳＩＴ （静電誘導トランジスタ）を用いた固
体撮像装置の製造方法において、該方法は、 ダート領域を形成する不純物元素を前記半導体層の表面
より注入する注入工程と、 該ケ゛−ト領域に前記不純物元素より軽い元素を、該軽
い元素の濃度が該半導体層の深さ方向に複数の分布を示
すように該半導体層の表面から打ち込む打込み工程と、 前記注入工程および打込み工程を施した半導体層を比較
的低い温度でアニールするアニール工程とを含み、これ
によって前記ケゞ−ト領域が該半導体層に形成されるこ
とを特徴とする固体撮像装置の製造方法。 ２、特許請求の範囲第１項記載の方法において、前記注
入工程は前記打込み工程に先行することを特徴とする製
造方法。 ３ 特許請求の範囲第１項記載の方法において、前記打
込み工程は前記注入工程に先行することを特徴とする製
造方法。 ４、特許請求の範囲第１項記載の方法において、前記注
入工程は、不純物元素を注入したのち該半導体層を比較
的低い温度で加熱する段階を含むことを特徴とする製造
方法。 ５、特許請求の範囲第１項記載の方法において、前記半
導体層は半導体基板上に形成された比較的低い不純物濃
度のエピタキシャル成長層であり、前記不純物元素はＢ
、 ＡｔおよびＧａからなる群から選択された少なく
とも１つの元素を含むことを特徴とする製造方法。 ６ 特許請求の範囲第５項記載の方法において、前記軽
い元素はＨおよびＨｅのうちの少なくとも一方を含むこ
とを特徴とする製造方法。 ７、 特許請求の範囲第５項記載の方法において、前記
比較的低い温度は５００℃ないし１，２００℃の範囲の
温度であることを特徴とする製造方法・ ８、特許請求の範囲第６項記載の方法において、前記複
数の分布は３つの分布を含むことを特徴とする製造方法
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218923A JPS59108346A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像装置の製造方法 |
| US06/561,443 US4596605A (en) | 1982-12-14 | 1983-12-14 | Fabrication process of static induction transistor and solid-state image sensor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218923A JPS59108346A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108346A true JPS59108346A (ja) | 1984-06-22 |
| JPH0475667B2 JPH0475667B2 (ja) | 1992-12-01 |
Family
ID=16727433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218923A Granted JPS59108346A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108346A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
-
1982
- 1982-12-14 JP JP57218923A patent/JPS59108346A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475667B2 (ja) | 1992-12-01 |
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