JPS5910613B2 - 発振回路 - Google Patents
発振回路Info
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- JPS5910613B2 JPS5910613B2 JP52086868A JP8686877A JPS5910613B2 JP S5910613 B2 JPS5910613 B2 JP S5910613B2 JP 52086868 A JP52086868 A JP 52086868A JP 8686877 A JP8686877 A JP 8686877A JP S5910613 B2 JPS5910613 B2 JP S5910613B2
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- Japan
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- inverter
- output
- oscillation
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Description
【発明の詳細な説明】
この発明は、絶縁ゲート電界効果トランジスタ（以下Ｍ
ＯＳＦＥＴと略す）で構成した、発振停止機能を持った
パルス発振回路に関するものである。
ＯＳＦＥＴと略す）で構成した、発振停止機能を持った
パルス発振回路に関するものである。
従来、この種のパルス発振回路としては、例えば第１図
に示す回路があけられる。
に示す回路があけられる。
第１図において、１１，２１，２２，３１はＰチャンネ
ル形（以下「Ｐ形」と略す）ＭＯＳＦＥＴ，１ ２ ，
２３，２４，３２はＮチャンネル形（以下「Ｎ形」と略
す）ＭＯＳＦＥＴ、４１は容量素子、４２は抵抗、４３
，４４はダイオードである。
ル形（以下「Ｐ形」と略す）ＭＯＳＦＥＴ，１ ２ ，
２３，２４，３２はＮチャンネル形（以下「Ｎ形」と略
す）ＭＯＳＦＥＴ、４１は容量素子、４２は抵抗、４３
，４４はダイオードである。
Ｐ形ＦＥＴＩＩとＮ形ＦＥＴ１２とはインバータ１０を
、Ｐ形ＦＥＴ ３１とＮ形ＦＥＴ３２とはインバータ
３０を、Ｐ形ＦＥＴ２１，２２とＭ形ＦＥＴ ２３，
２４とはＮＡＮＤ回路２０を構成している。
、Ｐ形ＦＥＴ ３１とＮ形ＦＥＴ３２とはインバータ
３０を、Ｐ形ＦＥＴ２１，２２とＭ形ＦＥＴ ２３，
２４とはＮＡＮＤ回路２０を構成している。
インバータ１０の出力１４はＮ［路２０の一方の入力２
５に、ＮＭ並何路２０の出力２６はインバータ３０の入
力３３にそれぞれ接続され、インバータ１０の入力１３
とインバータ３０の出力３４との間には容量素子４１が
接続され、インバータ１００入力１３とインバータ３０
の出力３４との間には抵抗４２が接続されている。
５に、ＮＭ並何路２０の出力２６はインバータ３０の入
力３３にそれぞれ接続され、インバータ１０の入力１３
とインバータ３０の出力３４との間には容量素子４１が
接続され、インバータ１００入力１３とインバータ３０
の出力３４との間には抵抗４２が接続されている。
以下、第１図に示される回路の動作を第２図に示す各部
波形を用いて説明する。
波形を用いて説明する。
まず、ＮＡＮＤ回路２０の一方の入力２１がＶＤＤレベ
ル（正の電源電圧）の場合を考える。
ル（正の電源電圧）の場合を考える。
インバータ１００入力１３の電圧がＶＳＳレベル（零ボ
ルト）のとき、Ｎ形ＦＥＴ１２はオツ状態でＩＰ形ＦＥ
Ｔ１１はオン状態となり、インバータ［０の出力１４の
電圧はＶＤＤレベルとなる。
ルト）のとき、Ｎ形ＦＥＴ１２はオツ状態でＩＰ形ＦＥ
Ｔ１１はオン状態となり、インバータ［０の出力１４の
電圧はＶＤＤレベルとなる。
しかるに、インバータ１０の出力１４にＮＡＮＤ 回路
２０の一方の入力２５Ｉ／ｉ接続されているから、Ｐ形
ＦＥＴ２１はオフ状態になり、Ｎ形ＦＥＴ２３はオン状
態になる。
２０の一方の入力２５Ｉ／ｉ接続されているから、Ｐ形
ＦＥＴ２１はオフ状態になり、Ｎ形ＦＥＴ２３はオン状
態になる。
ところで、今ＮＡＮＤ回路２０の他方の入力２７即ち？
セット入力はＶＤＤレベルであるのでＰ形ＦＥＴ２２は
オフ状態となり、Ｎ形ＦＥＴ２４はオン状態となる。
セット入力はＶＤＤレベルであるのでＰ形ＦＥＴ２２は
オフ状態となり、Ｎ形ＦＥＴ２４はオン状態となる。
従って、ＮＡＮＤ回路２０の出力２６はＶＳＳレベルと
なり、出力２６とインバータ３００入力３３とは接続さ
れているから、Ｐ形ＦＥＴ３１はオン状態、Ｎ形ＦＥＴ
３２はオフ状態になり、インバータ３０の出力３４はＶ
ＤＤレベルとなる。
なり、出力２６とインバータ３００入力３３とは接続さ
れているから、Ｐ形ＦＥＴ３１はオン状態、Ｎ形ＦＥＴ
３２はオフ状態になり、インバータ３０の出力３４はＶ
ＤＤレベルとなる。
インバータ３０の出力３４とインバータ１００入力１３
とは抵抗４２を介して接続されているから、容量素子４
１は抵抗４２を通して充電され、インバータ１０の入力
１３の電圧Ｖ３は、ｖ０３＝０ボルトのとき１＝０とす
ると、次式で与えられるＯｔ ここで、ＣおよびＲはそれぞれ容量素子４１の容量およ
び抵抗４２の抵抗値である。
とは抵抗４２を介して接続されているから、容量素子４
１は抵抗４２を通して充電され、インバータ１０の入力
１３の電圧Ｖ３は、ｖ０３＝０ボルトのとき１＝０とす
ると、次式で与えられるＯｔ ここで、ＣおよびＲはそれぞれ容量素子４１の容量およ
び抵抗４２の抵抗値である。
Ｖ１３が上昇していき、インバータ１０の遷移電圧ＶＴ
Ｒをこえたとき、出力１４はＶＤＤレベルからＶＳＳレ
ベルに反転する。
Ｒをこえたとき、出力１４はＶＤＤレベルからＶＳＳレ
ベルに反転する。
そのため、Ｐ形ＦＥＴ２１はオン状態になり、Ｎ形ＦＥ
Ｔ２３はオフ状態になり、従ってＮＡＮＤ回路２０の出
力２６はＶＳＳレベルからＶＤＤレベルに反転し、その
電圧の変化は容量素子４１を通して、インバータ１０の
入力１３に伝えられる。
Ｔ２３はオフ状態になり、従ってＮＡＮＤ回路２０の出
力２６はＶＳＳレベルからＶＤＤレベルに反転し、その
電圧の変化は容量素子４１を通して、インバータ１０の
入力１３に伝えられる。
インバータ１００入力１３の電圧は、ＶＤＤレベル以上
になるとダイオード４３によりクリツプされるのでＶＩ
Ｉ）となる。
になるとダイオード４３によりクリツプされるのでＶＩ
Ｉ）となる。
一方インバータ３０の入力３３はＶＤＤレベルであるの
で、Ｐ形ＦＥＴ３１はオフ状態となり、Ｎ形ＦＥＴ３２
はオン状態となり、インバータ３０の出力３４はＶＳＳ
レベルとなる。
で、Ｐ形ＦＥＴ３１はオフ状態となり、Ｎ形ＦＥＴ３２
はオン状態となり、インバータ３０の出力３４はＶＳＳ
レベルとなる。
従って、容量素子４１に貯えられている電荷は抵抗４２
を通して放電される。
を通して放電される。
このとき、インバータ１０の入力１３の電圧Ｖ１３は、
ｖ１３＝ＶＤＤのときの時刻を１＝０とすると、次式で
表わされる。
ｖ１３＝ＶＤＤのときの時刻を１＝０とすると、次式で
表わされる。
１？のようにして、ｖ１３がＶＤＤから
下降していき、インバータ１０の遷移電圧ｖ１以下にな
れば、インバータ１０の出力１４は再びＶＤＤレベルに
なり、従ってＮＡＮＤ回路２０の出力はＶＳＳレベルと
なり、その電圧の変化は容量素子４１を通して、インバ
ータ１００入力１３に伝えられる。
下降していき、インバータ１０の遷移電圧ｖ１以下にな
れば、インバータ１０の出力１４は再びＶＤＤレベルに
なり、従ってＮＡＮＤ回路２０の出力はＶＳＳレベルと
なり、その電圧の変化は容量素子４１を通して、インバ
ータ１００入力１３に伝えられる。
この人力１３の電圧はＶＳＳレベル以下になるとダイオ
ード４４によりクリツプされるからＶ３はＶＳＳ即ちＯ
ボルトとなる。
ード４４によりクリツプされるからＶ３はＶＳＳ即ちＯ
ボルトとなる。
一方インバータ３０の入力３３はＶＳＳレベルとなった
ので出力３４はＶＤＤレベルトなる。
ので出力３４はＶＤＤレベルトなる。
従って、再び抵抗４２を通して容量素子４１は充電され
る。
る。
以上説明して来たことがくりかえされ発振が持続し、そ
の発振の周期Ｔは、ｖ１３が（１）式に従ってＯボルト
からＶＴＲになるに要する時間Ｔ１と、（２）式に従っ
てＶＤＤからＶＴＲになるに要する時間Ｔ２との和であ
る。
の発振の周期Ｔは、ｖ１３が（１）式に従ってＯボルト
からＶＴＲになるに要する時間Ｔ１と、（２）式に従っ
てＶＤＤからＶＴＲになるに要する時間Ｔ２との和であ
る。
即ち次式で与えられる。
この（３）式に示すように、第１図の発振器はＲあるい
はＣを変化させることにより、発振周波数を変化させる
ことができる。
はＣを変化させることにより、発振周波数を変化させる
ことができる。
次に、ＮＡＮＤ回路２０の一方の入力２７がＶＳＳレベ
ルの場合を考えると、Ｐ形ＦＥＴ２２はオン状態、Ｎ形
ＦＥＴ２４はオフ状態であり、ＮＡＮＤ回路２０の出力
２６はもう一方の入力２５の電圧レベルによらずＶＤＤ
レベルとなり、発振は停止する。
ルの場合を考えると、Ｐ形ＦＥＴ２２はオン状態、Ｎ形
ＦＥＴ２４はオフ状態であり、ＮＡＮＤ回路２０の出力
２６はもう一方の入力２５の電圧レベルによらずＶＤＤ
レベルとなり、発振は停止する。
ところで、第１図に示す発振器の抵抗４２を可変抵抗に
し可変発振周波数を作ると、（３）式によれば抵抗値Ｒ
と発振周期との関係は第３図の直線Ａに示すようになる
。
し可変発振周波数を作ると、（３）式によれば抵抗値Ｒ
と発振周期との関係は第３図の直線Ａに示すようになる
。
しかし、容量素子４１の充放電はＮＡＮＤ回路２０，容
量素子４１，抵抗４２及びインバータ３０の経路で行わ
れるため、抵抗Ｒに対しＮＡＮＤ回路及びインバータの
出力抵抗が無視出来ない値であるとすると、発振周期Ｔ
は次式の如くなる。
量素子４１，抵抗４２及びインバータ３０の経路で行わ
れるため、抵抗Ｒに対しＮＡＮＤ回路及びインバータの
出力抵抗が無視出来ない値であるとすると、発振周期Ｔ
は次式の如くなる。
ここで、Ｒｏｉ！：ＮＡＮＤ回路２０とインバータ３０
の出力抵抗の和である。
の出力抵抗の和である。
この式において抵抗Ｒと発振周期Ｔとの関係を表わすと
第３図の直線Ｂに示すようになる。
第３図の直線Ｂに示すようになる。
いま、可変抵抗の値Ｒにより発振周期を定めようとする
装置を作る場合、抵抗Ｒが零の位置を発振周期零とし、
抵抗ＲＸのときの発振周期をＴＲＸとし、その間を等間
隔目盛を打ち、目盛と発振周期とを対応させるようにす
ると、目盛が零に近い方では、実際の発振周期との誤差
が大きくなる。
装置を作る場合、抵抗Ｒが零の位置を発振周期零とし、
抵抗ＲＸのときの発振周期をＴＲＸとし、その間を等間
隔目盛を打ち、目盛と発振周期とを対応させるようにす
ると、目盛が零に近い方では、実際の発振周期との誤差
が大きくなる。
このことを考えると、ＮＡＮＤ回路及びインバータの出
力抵抗の和、すなわち（４）式におけるＲｏを小さくす
る必要がある。
力抵抗の和、すなわち（４）式におけるＲｏを小さくす
る必要がある。
そのためには、第１図におけるＦＥＴ２１〜２４および
３１１３２のオン抵抗を出来るだけ小さ《する必要があ
り、従ってＦＥＴのチャネル幅を大きくする必要がある
。
３１１３２のオン抵抗を出来るだけ小さ《する必要があ
り、従ってＦＥＴのチャネル幅を大きくする必要がある
。
しかるに、ＮＡＮＤ回路２０におけるＮ形ＦＥＴ２３，
２４は直列に接続されているため、ＮＡＮＤ回路２０の
出力抵抗はＦＥＴ２３および２４のそれぞれのオン抵抗
の和になり、インバータ３０と同じ出力抵抗を得ようと
すると、ＦＥＴ２３および２４のチャンネル幅はそれぞ
れＦＥＴ３２の２倍以上を必要とし、面積にすると４倍
の大きさが必要となる。
２４は直列に接続されているため、ＮＡＮＤ回路２０の
出力抵抗はＦＥＴ２３および２４のそれぞれのオン抵抗
の和になり、インバータ３０と同じ出力抵抗を得ようと
すると、ＦＥＴ２３および２４のチャンネル幅はそれぞ
れＦＥＴ３２の２倍以上を必要とし、面積にすると４倍
の大きさが必要となる。
従って、第１図の発振回路の容量素子４１及び抵抗４２
を外付としインバータ１ ０ ， ３ ０ ， ＮＡＮ
Ｄ回路２０及びダイオード４３．４４を集積回路に内蔵
した場合、外付抵抗４２の抵抗値Ｒと発振周期との直線
性（リニアリテイ）をよくしようとすると、集積回路の
なかで大きく面積が必要となり、集積回路のチップ面積
を犬き＜シ、従って、集積回路の価格を上昇させる要因
となるという欠点がある。
を外付としインバータ１ ０ ， ３ ０ ， ＮＡＮ
Ｄ回路２０及びダイオード４３．４４を集積回路に内蔵
した場合、外付抵抗４２の抵抗値Ｒと発振周期との直線
性（リニアリテイ）をよくしようとすると、集積回路の
なかで大きく面積が必要となり、集積回路のチップ面積
を犬き＜シ、従って、集積回路の価格を上昇させる要因
となるという欠点がある。
この発明はこのような点を鑑みてなされたもので、集積
回路に内蔵した場合、チップ面積を大きくすることな《
外付抵抗と発振周期との直線性（リニアリテイ）のよい
発振停止機能付発振回路を提供せんとするものである。
回路に内蔵した場合、チップ面積を大きくすることな《
外付抵抗と発振周期との直線性（リニアリテイ）のよい
発振停止機能付発振回路を提供せんとするものである。
以下、第４図に示すこの発明の一実施例について説明す
る。
る。
第４図において、１１，２１，２２３１ ，７１はＰ形
ＭＯＳＦＥＴ，１ ２，２３，２４：３２，７２はＮ形
ＭＯＳＦＥＴ，４１は容量素子、４２は抵抗、４３，４
４，はダイオードである。
ＭＯＳＦＥＴ，１ ２，２３，２４：３２，７２はＮ形
ＭＯＳＦＥＴ，４１は容量素子、４２は抵抗、４３，４
４，はダイオードである。
Ｐ形ＦＥＴ１１とＮ形ＦＥＴ１２とはインバータ１０を
、Ｐ形ＦＥＴ３１とＮ形ＦＥＴ３２とはインバータ３０
を、Ｐ形ＦＥＴ７１とＮ形Ｆ Ｅ Ｔ ７２とはインバ
ータ７０を、Ｐ形ＦＥＴ２ １ ，２２及びＮ形ＦＥＴ
２３，２４はＮＡＮＤ回路２０を構成し、インバータ１
０は入力回路を、インバータ７０は第１論理回路を、Ｎ
ＡＮＤ回路２０及びインバータ３０は第２論理回路をそ
れぞれ構成しているものである。
、Ｐ形ＦＥＴ３１とＮ形ＦＥＴ３２とはインバータ３０
を、Ｐ形ＦＥＴ７１とＮ形Ｆ Ｅ Ｔ ７２とはインバ
ータ７０を、Ｐ形ＦＥＴ２ １ ，２２及びＮ形ＦＥＴ
２３，２４はＮＡＮＤ回路２０を構成し、インバータ１
０は入力回路を、インバータ７０は第１論理回路を、Ｎ
ＡＮＤ回路２０及びインバータ３０は第２論理回路をそ
れぞれ構成しているものである。
なお、インバータ１０，３０．７０は単一人力反転回路
であり、ＮＡＮＤ回路は複数入力反転回路である。
であり、ＮＡＮＤ回路は複数入力反転回路である。
インバータ１０の出力１４，インバータ７０の入力７３
及びＮＡＮＤ回路２０の一方の入力２５は相互に接続さ
れており、ＮＡＮＤ回路２０の出力２６はインバータ３
０の入力１３とインバータ３０の出力３４との間には抵
抗４２が接続されている。
及びＮＡＮＤ回路２０の一方の入力２５は相互に接続さ
れており、ＮＡＮＤ回路２０の出力２６はインバータ３
０の入力１３とインバータ３０の出力３４との間には抵
抗４２が接続されている。
従って、発振時、インバータ１００入力１３とインバー
タ７０の出力７４とに現われる電圧レベルの関係は同相
になっており、インバータ１００入力１３とインバータ
３０の出力とに現われる電圧レベルの関係は逆相になっ
ているものである。
タ７０の出力７４とに現われる電圧レベルの関係は同相
になっており、インバータ１００入力１３とインバータ
３０の出力とに現われる電圧レベルの関係は逆相になっ
ているものである。
インバータ１００入力１３には（ト）電源（ＶＤＤ）と
の間にダイオード４３及び（ハ）電源（ Ｖｓｓ ）と
の間にはダイオード４４が接続されている。
の間にダイオード４３及び（ハ）電源（ Ｖｓｓ ）と
の間にはダイオード４４が接続されている。
第５図はこの実施例の動作を説明するための各部波形図
である。
である。
まず、最初にＮＡＮＤ回路２０の一方の入力２７がＶＤ
Ｄレベルの場合を考えるとＰ形ＦＥＴ２２はオフ状態、
Ｎ形ＦＥＴ２４はオン状態となりＮＡＮＤ回路２０は、
他方の入力２５に対しインパータと同様の働きを行う。
Ｄレベルの場合を考えるとＰ形ＦＥＴ２２はオフ状態、
Ｎ形ＦＥＴ２４はオン状態となりＮＡＮＤ回路２０は、
他方の入力２５に対しインパータと同様の働きを行う。
いま、インバータ１０の入力１３がＶＳＳレベルの場合
を考えると、Ｐ形ＦＥＴ１１はオン状態で、Ｎ形ＦＥＴ
１ ２はオフ状態になり、インバータ１０の出力１４
はＶＤＤレベルとなる。
を考えると、Ｐ形ＦＥＴ１１はオン状態で、Ｎ形ＦＥＴ
１ ２はオフ状態になり、インバータ１０の出力１４
はＶＤＤレベルとなる。
しかるに、インバータ７００入力７３はインバータ１０
の出力１４と接続されているので、Ｐ形ＦＥＴ７１はオ
フ状態、Ｎ形ＦＥＴ７２はオン状態となり、インバータ
７０の出力７４はＶＳＳレペルになる。
の出力１４と接続されているので、Ｐ形ＦＥＴ７１はオ
フ状態、Ｎ形ＦＥＴ７２はオン状態となり、インバータ
７０の出力７４はＶＳＳレペルになる。
一方、ＮＡＮＤ回路２０の一方の入力２５はインバータ
１０の出力１４と接続されているので、Ｐ形ＦＥＴ２１
はオフ状態、Ｎ形ＦＥＴ２３はオン状態となり、またＮ
ＡＮＤ回路２０の他方の入力２７はＶＩＩ）レベルの場
合を考えているので、Ｐ形ＦＥＴ２２はオフ状態、Ｎ形
ＦＥＴ２４はオン状態であるので、ＮＡＮＤ回路２０の
出力２６はＶＳＳレベルとなる。
１０の出力１４と接続されているので、Ｐ形ＦＥＴ２１
はオフ状態、Ｎ形ＦＥＴ２３はオン状態となり、またＮ
ＡＮＤ回路２０の他方の入力２７はＶＩＩ）レベルの場
合を考えているので、Ｐ形ＦＥＴ２２はオフ状態、Ｎ形
ＦＥＴ２４はオン状態であるので、ＮＡＮＤ回路２０の
出力２６はＶＳＳレベルとなる。
従って、インバータ３０の入力３３はＶＳＳレベルとな
り、Ｐ形ＦＥＴ３１はオン状態、Ｎ形ＦＥＴ３２はオフ
状態になり、出力３４はＶＤＤレベルになる。
り、Ｐ形ＦＥＴ３１はオン状態、Ｎ形ＦＥＴ３２はオフ
状態になり、出力３４はＶＤＤレベルになる。
しかるに、インバータ３０の出力３４とインバータ１０
の入力１３は抵抗４２を通して接続されているので、容
量素子４１は抵抗４２を通して充電される。
の入力１３は抵抗４２を通して接続されているので、容
量素子４１は抵抗４２を通して充電される。
インバータ１００入力１３の電圧をＶ１３とし、ｖ１３
＝０ボルトのとき、１＝０とすると、Ｖ１３の時間的な
変化は、第１図の発振回路と同様に（１）式で表わされ
、それを図示すると第５図のａの部分の如《になる。
＝０ボルトのとき、１＝０とすると、Ｖ１３の時間的な
変化は、第１図の発振回路と同様に（１）式で表わされ
、それを図示すると第５図のａの部分の如《になる。
Ｖ１３が上昇していき、インバータ？０の遷移電圧ＶＴ
Ｒをこえたとき、出力１４はＶＤＤレベルからＶｓｓレ
ベルに反転する。
Ｒをこえたとき、出力１４はＶＤＤレベルからＶｓｓレ
ベルに反転する。
そのため、Ｐ形ＦＥＴ７１はオン状態、Ｎ形ＦＥＴ７２
はオフ状態になシインバータ１０の出力７４の電圧Ｖ７
４はＶＳＳレベルからＶＤＤレベルになり、その変化が
容量素子４１を通して、インバータ１０の入力１３に伝
えられる。
はオフ状態になシインバータ１０の出力７４の電圧Ｖ７
４はＶＳＳレベルからＶＤＤレベルになり、その変化が
容量素子４１を通して、インバータ１０の入力１３に伝
えられる。
ところがインバータ１０の入力１３の電圧Ｖ１３はＶＤ
Ｄレベル以上になろうとしてもダイオード４３によって
ＶＤＤレベルにクランプされる。
Ｄレベル以上になろうとしてもダイオード４３によって
ＶＤＤレベルにクランプされる。
一方、インバータ１０の出力１４がＶＤＤレベルから、
Ｖｓｓレベルに反転したためＮＡＮＤ回路２０のＰ形Ｆ
ＥＴ２１はオン状態、Ｎ形ＦＥＴ２３はオフ状態となり
、出力２６はＶＤＤレベルとなる。
Ｖｓｓレベルに反転したためＮＡＮＤ回路２０のＰ形Ｆ
ＥＴ２１はオン状態、Ｎ形ＦＥＴ２３はオフ状態となり
、出力２６はＶＤＤレベルとなる。
従って、インバータ３０のＰ形ＦＥＴ３１はオフ状態、
Ｎ形ＦＥＴ３２はオン状態となり、出力３４の電圧Ｖ３
４はＶＳＳレベルとなる。
Ｎ形ＦＥＴ３２はオン状態となり、出力３４の電圧Ｖ３
４はＶＳＳレベルとなる。
従って、容量素子４１に貯えられている電荷は抵抗４２
を通して放電され、インバータ１０の入力１３の電圧Ｖ
１３は第５図のｂの部分の如く下降する。
を通して放電され、インバータ１０の入力１３の電圧Ｖ
１３は第５図のｂの部分の如く下降する。
電圧Ｖ３の時間的変化を式で表わすと、第１図の゜発振
回路と同様Ｑ）式で表わされる。
回路と同様Ｑ）式で表わされる。
但し、Ｖ１３””ＶＤＤのとき１＝０とする。
Ｖ１３がＶＩＤから下降していき、インバータ１０の遷
移電圧ｖＴｍｌ下になれば、インバータ１０の出力１４
は再びＶＤＤレベルになり、従って、インバータ７０の
出力７４はＶＤＤレベルからＶＳＳレベルに変化し、そ
の変化は容量素子４１を通して、インバータ１０の入力
１３に伝えられる。
移電圧ｖＴｍｌ下になれば、インバータ１０の出力１４
は再びＶＤＤレベルになり、従って、インバータ７０の
出力７４はＶＤＤレベルからＶＳＳレベルに変化し、そ
の変化は容量素子４１を通して、インバータ１０の入力
１３に伝えられる。
しかるに、入力１３の電圧Ｖ１３は、Ｖｓｓレベル以下
になるとダイオード４４によりクリツプされるので、ｖ
ｓｓとなる。
になるとダイオード４４によりクリツプされるので、ｖ
ｓｓとなる。
一方、ＮＡＮＤ回路２０の入力２６の電圧Ｖ２５はＶＳ
ＳレペルからＶＤＤレベルになるので、出力２６ＵＶ１
）ＤレベルからＶＳＳレベルになり、従って、インバー
タ３０の出力３４の電圧ｖ３４はＶＳＳレベルからＶＤ
Ｄレベルになり、容量素子４１は抵抗４２を通して再び
充電される。
ＳレペルからＶＤＤレベルになるので、出力２６ＵＶ１
）ＤレベルからＶＳＳレベルになり、従って、インバー
タ３０の出力３４の電圧ｖ３４はＶＳＳレベルからＶＤ
Ｄレベルになり、容量素子４１は抵抗４２を通して再び
充電される。
以上説明してきたことがくりかえされて発振が持続する
のである。
のである。
この発振の周期Ｔは、第１図の発振回路と同様に（３）
式で与えられている。
式で与えられている。
ところで、容量素子４１の充放電はインバータ７０，容
量素子４１，抵抗４２及びインバータ３０の径路で行な
われ、抵抗４２の抵抗値Ｒに対しインバータ７０及び３
０の出力抵抗が無視出来ない値となると、発振周期Ｔは
（４）式の如《になる。
量素子４１，抵抗４２及びインバータ３０の径路で行な
われ、抵抗４２の抵抗値Ｒに対しインバータ７０及び３
０の出力抵抗が無視出来ない値となると、発振周期Ｔは
（４）式の如《になる。
但し、Ｒｏはインバータ７０及び３０の出力抵抗の和で
ある。
ある。
しかるに、このＲＯを、第１図に示す従来の発振回路と
比べると、第１図に示す従来の発振回路ではＮＡＮＤ回
路２０およびインバータ３０の出力抵抗の和であり、第
４図に示すこの発明の実施例ではインバータ７０および
３０の出力抵抗の和となる。
比べると、第１図に示す従来の発振回路ではＮＡＮＤ回
路２０およびインバータ３０の出力抵抗の和であり、第
４図に示すこの発明の実施例ではインバータ７０および
３０の出力抵抗の和となる。
ここで両発振回路のインバータ３０を同一のものとする
と、両者の出力抵抗の和を同一にするためには、ＮＡＮ
Ｄ回路２０とインバータ７０の出力抵抗を等し《しなけ
ればならない。
と、両者の出力抵抗の和を同一にするためには、ＮＡＮ
Ｄ回路２０とインバータ７０の出力抵抗を等し《しなけ
ればならない。
ところで第１図におげるＮＡＮＤ回路２０ではＮ形ＦＥ
Ｔ２３，２４が直列に接続されているため第４図におけ
るインバータ７０のＮ形ＦＥＴ７２と同一のオン抵抗に
するためには、第１図のＮ形ＦＥＴ２３，２４のチャネ
ル幅を両方とも、第４図のＮ形ＦＥＴの２倍にしなけれ
ばならない。
Ｔ２３，２４が直列に接続されているため第４図におけ
るインバータ７０のＮ形ＦＥＴ７２と同一のオン抵抗に
するためには、第１図のＮ形ＦＥＴ２３，２４のチャネ
ル幅を両方とも、第４図のＮ形ＦＥＴの２倍にしなけれ
ばならない。
即ちＮ形ＦＥＴ部に限って言えば、同じ出力抵抗を得る
ためには、第４図に示すこの本発明の発振回路の充放電
に用いられるインバータ７０は、第１図に示す従来の発
振回路のＮＡＮＤ回路２０に比べて１／４の面積ですむ
ことになる。
ためには、第４図に示すこの本発明の発振回路の充放電
に用いられるインバータ７０は、第１図に示す従来の発
振回路のＮＡＮＤ回路２０に比べて１／４の面積ですむ
ことになる。
ところで、第４図に示す本発明の実施例の発振回路のイ
ンバータ１０及びＮＡＮＤ回路２０は次段の回路の入力
即ちＦＥＴ３１及び３２のゲートを駆動するだけである
から、大きなチャネル幅を必要とはせず、発振回路にお
けるこれらの占める面積の割合は小さい。
ンバータ１０及びＮＡＮＤ回路２０は次段の回路の入力
即ちＦＥＴ３１及び３２のゲートを駆動するだけである
から、大きなチャネル幅を必要とはせず、発振回路にお
けるこれらの占める面積の割合は小さい。
従って、発振器回路のうち充放電に使用するＦＥＴの占
める面積が小さ《てよいので第４図に示すこの発明によ
る実施例の発振器全体の面積は、第１図に示す従来のも
のと比べはるかに小さくなる。
める面積が小さ《てよいので第４図に示すこの発明によ
る実施例の発振器全体の面積は、第１図に示す従来のも
のと比べはるかに小さくなる。
次に、第４図の発振回路のＮＡＮＤ回路２０の一方の入
力２７がＶＳＳレベルの場合を考えると、Ｐ形ＦＥＴ２
２がオン状態、Ｎ形ＦＥＴ２４がオフ状態であるので、
他方の入力２５の状態によらずＮＡＮＤ回路２０の出力
２６はＶＤＤレベルとなる。
力２７がＶＳＳレベルの場合を考えると、Ｐ形ＦＥＴ２
２がオン状態、Ｎ形ＦＥＴ２４がオフ状態であるので、
他方の入力２５の状態によらずＮＡＮＤ回路２０の出力
２６はＶＤＤレベルとなる。
従って、インバータ３０のＰ形ＦＥＴ３１はオフ状態、
Ｎ形ＦＥＴ３２はオン状態になり、インバータ３０の出
力３４はＶＳＳレベルとなる。
Ｎ形ＦＥＴ３２はオン状態になり、インバータ３０の出
力３４はＶＳＳレベルとなる。
インバータ３０の出力３４とインバータ１０の入力１３
とは抵抗素子４２を通して接続されているので、容量４
１に蓄積されている電荷は放電され、従ってインバータ
１０の入力１３はＶＳＳレベルとなる。
とは抵抗素子４２を通して接続されているので、容量４
１に蓄積されている電荷は放電され、従ってインバータ
１０の入力１３はＶＳＳレベルとなる。
このとき、Ｐ形ＦＥＴ１１はオン状態、Ｎ形ＦＥＴ１
２はオフ状態となり、インバータ１０の出力１４はＶＤ
Ｄレベルとなる。
２はオフ状態となり、インバータ１０の出力１４はＶＤ
Ｄレベルとなる。
インバータ７００入力７３はインバータ１０の出力１４
と接続されているため、Ｐ形ＦＥＴ７１はオフ状態、Ｎ
形ＦＥＴ７２はオン状態となり、インバータ７０の出力
７４はＶＳＳレベルとなる。
と接続されているため、Ｐ形ＦＥＴ７１はオフ状態、Ｎ
形ＦＥＴ７２はオン状態となり、インバータ７０の出力
７４はＶＳＳレベルとなる。
一方、ＮＡＮＤ回路２０の入力２５はインバータ１０の
出力１４と接続されているため、Ｐ形ＦＥＴ２１はオフ
状態、Ｎ形ＦＥＴ２３はオン状態となるが、Ｐ形ＦＥＴ
２２がオン状態、Ｎ形ＦＥＴ２４がオフ状態であるため
出力２６はＶＤＤレベルのままである。
出力１４と接続されているため、Ｐ形ＦＥＴ２１はオフ
状態、Ｎ形ＦＥＴ２３はオン状態となるが、Ｐ形ＦＥＴ
２２がオン状態、Ｎ形ＦＥＴ２４がオフ状態であるため
出力２６はＶＤＤレベルのままである。
以上説明した様にＮＡＮＤ回路２０の入力２７をＶＳＳ
レベルにすると発振は停止する。
レベルにすると発振は停止する。
以上、第４図に示す実施例では２人力のＮＡＮＤ回路を
含む、即ち発振停止機能を行う入力が１つの発振回路の
説明をしたが、発振停止の機能をもつ入力が２つ以上必
要な場合、即ち３人力以上の入力をもつＮＡＮＤ回路を
使用しなければならない場合に、従来の方式では充放電
用の外付抵抗と発振周期の直線性を良くするためにはＮ
ＡＮＤ回路に用いているＦＥＴのチャネル幅を、２ＮＡ
ＮＤ回路の場合よりもさらに大きくしなければならず、
発振回路全体のパターン面積が２ＮＡＮＤ回路の場合よ
りもさらに大きくなる。
含む、即ち発振停止機能を行う入力が１つの発振回路の
説明をしたが、発振停止の機能をもつ入力が２つ以上必
要な場合、即ち３人力以上の入力をもつＮＡＮＤ回路を
使用しなければならない場合に、従来の方式では充放電
用の外付抵抗と発振周期の直線性を良くするためにはＮ
ＡＮＤ回路に用いているＦＥＴのチャネル幅を、２ＮＡ
ＮＤ回路の場合よりもさらに大きくしなければならず、
発振回路全体のパターン面積が２ＮＡＮＤ回路の場合よ
りもさらに大きくなる。
この発明を用いると、ＮＡＮＤ回路に用いているＦＥＴ
のチャネル幅を太き《する必要はなく、充放電に寄与し
ているインバータを用いているＦＥＴのチャネル幅だけ
を太き《するだけであるので、発振停止入力が多くなっ
ても発振回路全体のパターン面積はさほど太き《ならな
い。
のチャネル幅を太き《する必要はなく、充放電に寄与し
ているインバータを用いているＦＥＴのチャネル幅だけ
を太き《するだけであるので、発振停止入力が多くなっ
ても発振回路全体のパターン面積はさほど太き《ならな
い。
即ち、この発明は発振停止入力が多《なればなるほどそ
の効果は太き《なる。
の効果は太き《なる。
なお、上記実施例ではインバータおよひ’ＮＡＮＤ回路
を相補性（ ｃｏｍｐｌｅｍｅｎｔａｒｙ ） ＭＯ
Ｓ回路で構成したが、Ｐ形もしくはＮ形のいずれかめＭ
ＯＳのみで構成してもよ＜、ＮＡＮＤ回路の代りにＮＯ
Ｒ回路を用いてもよい。
を相補性（ ｃｏｍｐｌｅｍｅｎｔａｒｙ ） ＭＯ
Ｓ回路で構成したが、Ｐ形もしくはＮ形のいずれかめＭ
ＯＳのみで構成してもよ＜、ＮＡＮＤ回路の代りにＮＯ
Ｒ回路を用いてもよい。
以上詳述したように、この発明は絶縁ゲート電界トラン
ジスタで構成された反転論理回路を含む入力回路と、出
力段に絶縁ゲート電界効果トランジスタで構成された単
一人力反転論理回路を含み、入力回路の出力端に入力端
が接続され、発振時、出力端に入力回路の入力端に現わ
れる電圧レベルと同相の電圧レベルが現われる第１論理
回路と、出力段に絶縁ゲート電界効果トランジスタで構
成された単一人力反転回路を含むとともに、出力段より
前段に絶縁ゲート電界効果トランジスタで構成された複
数入力反転回路を含み、入力回路の出力１人力端が接続
され、発振時、出力端に入力回路の入力端に現われる電
圧レベルと逆相の電圧レベルが現われる第２論理回路と
、入力回路の入力端と第１論理回路の出力端との間に接
続された容量素子と、入力回路の入力端と第２論理回路
の出力端との間に接続された抵抗とを備えた発振回路と
したので、容量素子及び抵抗の一端はそれぞれ単一人力
反転回路に接続されるため、絶縁電界効果トランジスタ
のパターン面積を増大させることなく、上記抵抗の値と
発振周期との直線性を保持することができるという効果
を有するものである。
ジスタで構成された反転論理回路を含む入力回路と、出
力段に絶縁ゲート電界効果トランジスタで構成された単
一人力反転論理回路を含み、入力回路の出力端に入力端
が接続され、発振時、出力端に入力回路の入力端に現わ
れる電圧レベルと同相の電圧レベルが現われる第１論理
回路と、出力段に絶縁ゲート電界効果トランジスタで構
成された単一人力反転回路を含むとともに、出力段より
前段に絶縁ゲート電界効果トランジスタで構成された複
数入力反転回路を含み、入力回路の出力１人力端が接続
され、発振時、出力端に入力回路の入力端に現われる電
圧レベルと逆相の電圧レベルが現われる第２論理回路と
、入力回路の入力端と第１論理回路の出力端との間に接
続された容量素子と、入力回路の入力端と第２論理回路
の出力端との間に接続された抵抗とを備えた発振回路と
したので、容量素子及び抵抗の一端はそれぞれ単一人力
反転回路に接続されるため、絶縁電界効果トランジスタ
のパターン面積を増大させることなく、上記抵抗の値と
発振周期との直線性を保持することができるという効果
を有するものである。
第１図は従来の発振回路を示す回路図、第２図はこの従
来回路の動作を説明するための各部波形図、第３図は外
付抵抗の抵抗値と発振周期との関係を示す特性図、第４
図はこの発明の一実施例を示す回路図、第５図はこの実
施例の動作を説明するための各部波形図である。 図において、１０は入力回路を構成する反転論理回路、
７０は第１論理回路を構成する単一人力反転論理回路、
２０は第２論理回路を構成する複数入力反転論理回路、
３０は第２論理回路を構成する単一人力反転論理回路、
１３，１４は入力回路の入力端及び出力端、２５，３４
は第２論理回路の入力端及び出力端である。 なお、図中同一符号は同一もしくは相当部分を示す。 ５８ ５９一 ６０
来回路の動作を説明するための各部波形図、第３図は外
付抵抗の抵抗値と発振周期との関係を示す特性図、第４
図はこの発明の一実施例を示す回路図、第５図はこの実
施例の動作を説明するための各部波形図である。 図において、１０は入力回路を構成する反転論理回路、
７０は第１論理回路を構成する単一人力反転論理回路、
２０は第２論理回路を構成する複数入力反転論理回路、
３０は第２論理回路を構成する単一人力反転論理回路、
１３，１４は入力回路の入力端及び出力端、２５，３４
は第２論理回路の入力端及び出力端である。 なお、図中同一符号は同一もしくは相当部分を示す。 ５８ ５９一 ６０
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート電界効果トランジスタで構成された反転
論理回路を含む入力回路と、出力段に絶縁ゲート電界効
果トランジスタで構成された単一人力反転論理回路を含
み、上記入力回路の出力端に入力端が接続され、発振時
、出力端に上記入力回路の入力端が現われる電圧レベル
と同相の電圧レベルが現われる第１論理回路と、出力段
に絶縁ゲート電界効果トランジスタで構成された単一人
力反転回路を含むとともに出力段より前段に絶縁ゲート
電界効果トランジスタで構成された複数入力反転回路を
含み、上記入力回路の出力端に入力端が接続され、発振
時、出力端に上記入力回路の入力端に現われる電圧レベ
ルと逆相の電圧レベルが現われる第２論理回路と、上記
入力回路の入力端と上記第１論理回路の出力端との間に
接続された容量素子と、上記入力回路の入力端と上記第
２論理回路の出力端との間に接続された抵抗とを備えた
発振回路。 ２ 複数入力反転回路の第２論理回路における縦続接続
に用いない入力の供給信号によって発振または停止する
ようにしたことを特徴とする特許請求の範囲第１項記載
の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52086868A JPS5910613B2 (ja) | 1977-07-19 | 1977-07-19 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52086868A JPS5910613B2 (ja) | 1977-07-19 | 1977-07-19 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5421243A JPS5421243A (en) | 1979-02-17 |
| JPS5910613B2 true JPS5910613B2 (ja) | 1984-03-10 |
Family
ID=13898788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52086868A Expired JPS5910613B2 (ja) | 1977-07-19 | 1977-07-19 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910613B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912752A (ja) * | 1972-01-05 | 1974-02-04 |
-
1977
- 1977-07-19 JP JP52086868A patent/JPS5910613B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912752A (ja) * | 1972-01-05 | 1974-02-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5421243A (en) | 1979-02-17 |
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