JPS59103334A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59103334A JPS59103334A JP57212643A JP21264382A JPS59103334A JP S59103334 A JPS59103334 A JP S59103334A JP 57212643 A JP57212643 A JP 57212643A JP 21264382 A JP21264382 A JP 21264382A JP S59103334 A JPS59103334 A JP S59103334A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- frame
- resist
- alignment mark
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体装置の製造プロセスにおけるウェハ
露光時のアライメント誤差を低減できるようにした半導
体装置の製造方法に関する。
露光時のアライメント誤差を低減できるようにした半導
体装置の製造方法に関する。
（従来技術）
従来のウェハアライメントするときのアライメントマー
クおよびその上のレジスト膜の状態を第１図に示す２第
１図（ａＪはアライメントマークの平面図、第１図（ｂ
）および第１図（ｃ）はそれぞれ第１図（ａ）における
矢印す方向、矢印Ｃ方向から見た場合の断面図。
クおよびその上のレジスト膜の状態を第１図に示す２第
１図（ａＪはアライメントマークの平面図、第１図（ｂ
）および第１図（ｃ）はそれぞれ第１図（ａ）における
矢印す方向、矢印Ｃ方向から見た場合の断面図。
これらの第１図（ａ）〜第１図（Ｃ）において、１１は
下地層、１２はアライメントマークを含む下地層、１３
はアライメントマーク、１４は被エツチング膜、ｘｓは
レジストＭ、ｘ６は従来のアライメントマークで生ずる
アライメントマーク上のレジストのむらである。従来の
アライメント方法は第１図（ａ、）および第１図（ｂ）
に示すように、レジストコーティングのむら１６の影響
にょカマニュアルアライメント、オートアライメントと
もにアライメントマーク１３の検出精度が低下し、アラ
イメント誤差を生ずる欠点があった。
下地層、１２はアライメントマークを含む下地層、１３
はアライメントマーク、１４は被エツチング膜、ｘｓは
レジストＭ、ｘ６は従来のアライメントマークで生ずる
アライメントマーク上のレジストのむらである。従来の
アライメント方法は第１図（ａ、）および第１図（ｂ）
に示すように、レジストコーティングのむら１６の影響
にょカマニュアルアライメント、オートアライメントと
もにアライメントマーク１３の検出精度が低下し、アラ
イメント誤差を生ずる欠点があった。
アライメントマーク１３上にレジストのムラ１６が生ず
る理由はレジストをスピナにょシ、コーティングすると
きに、レノストの粘性、塗布方向などによシ、下記態様
のむらが生じる。レジストのむら１６が生じた場合のア
ライメントマークを上からみると第１図（ａＪの状態に
左端Ω直線に連なる右下りの斜方向ストライプ模様が生
じる態様となる。従ってこのようなレジストのむら１６
があると、アライメントマーク１３に余計な線が見え、
且つリンカ７がはつきりしない。
る理由はレジストをスピナにょシ、コーティングすると
きに、レノストの粘性、塗布方向などによシ、下記態様
のむらが生じる。レジストのむら１６が生じた場合のア
ライメントマークを上からみると第１図（ａＪの状態に
左端Ω直線に連なる右下りの斜方向ストライプ模様が生
じる態様となる。従ってこのようなレジストのむら１６
があると、アライメントマーク１３に余計な線が見え、
且つリンカ７がはつきりしない。
このような欠点は、アライメント誤差の原因となる。特
にオートの場合は誤合せの原因となり、非常に具合が悪
い。
にオートの場合は誤合せの原因となり、非常に具合が悪
い。
（発明の目的）
この発明は、これらの欠点により生ずるアライメント誤
差を低減させるためになされたもので、アライメントマ
ーク上のレジストコーティング状態の均一性を向上させ
ることができる半導体装置の製造方法を提供することを
目的とする。
差を低減させるためになされたもので、アライメントマ
ーク上のレジストコーティング状態の均一性を向上させ
ることができる半導体装置の製造方法を提供することを
目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、半導体基板の下地
層にアライメントマークを形成するとともに、このアラ
イメントマークの周囲に上記下地層に枠を形成し、この
枠と上記アライメント枠ならびに下地層上に被エツチン
グ層を形成し、この被エツチング層をしてレジストを塗
布してウエノ）アライメントを行うようにしたものであ
る。
層にアライメントマークを形成するとともに、このアラ
イメントマークの周囲に上記下地層に枠を形成し、この
枠と上記アライメント枠ならびに下地層上に被エツチン
グ層を形成し、この被エツチング層をしてレジストを塗
布してウエノ）アライメントを行うようにしたものであ
る。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｃ）はその一実施例によって得られたアライメントマー
クおよびそれを囲む枠を示す図であり、第２図（ａ）は
平面図、第２図（ｂ）および第２図（Ｃ）はそれぞれ第
２図（ａ）の矢印す、ｃ方向から見た断面図である。
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｃ）はその一実施例によって得られたアライメントマー
クおよびそれを囲む枠を示す図であり、第２図（ａ）は
平面図、第２図（ｂ）および第２図（Ｃ）はそれぞれ第
２図（ａ）の矢印す、ｃ方向から見た断面図である。
これらの第２図（ａ）ないし第２図（Ｃ）において、２
１は半導体基板の下地層、２２はアライメントマークを
含む下地層、２３はアライメントマーク、２４はこの発
明によって作られる部分でアライメントマーク２３を囲
む枠である。
１は半導体基板の下地層、２２はアライメントマークを
含む下地層、２３はアライメントマーク、２４はこの発
明によって作られる部分でアライメントマーク２３を囲
む枠である。
枠２４％アライメントマーク２３を含む下地層２２上に
は被エツチング膜２３、レノスト膜２６を順次形成する
。２７はアライメントマーク２３上に生ずると考えられ
るレジストのむらである。
は被エツチング膜２３、レノスト膜２６を順次形成する
。２７はアライメントマーク２３上に生ずると考えられ
るレジストのむらである。
この発明による枠２４のパターンは、アライメントマー
ク２３を作成する以前まへは同時の工程で作られ、その
工程としては従来と何ら変える必要がない。
ク２３を作成する以前まへは同時の工程で作られ、その
工程としては従来と何ら変える必要がない。
この発明によるアライメントマーク２３の忰２４の影響
によフ、アライメントマーク２３上に生ずるレジストの
むら２７は枠２４のない状態でレソストヲコーティング
する従来の方法で生じたアライメントマーク１３上に生
ずるレジストのむら１６と比較して、はるかに減少され
、アライメントマーク２３上のレジストコーティング状
態の向上が可能・になる。
によフ、アライメントマーク２３上に生ずるレジストの
むら２７は枠２４のない状態でレソストヲコーティング
する従来の方法で生じたアライメントマーク１３上に生
ずるレジストのむら１６と比較して、はるかに減少され
、アライメントマーク２３上のレジストコーティング状
態の向上が可能・になる。
以上説明したように、第１の実施例では従来の方法と比
べ、従来のアライメントマーク１３上のレジストコーテ
ィング状態が向上され、アライメントマーク１３上のレ
ジストのむら１６によるアライメント誤差を、この発明
におけるアライメント枠〜り２３の枠２４により減少す
ることが可能になる利点がある。
べ、従来のアライメントマーク１３上のレジストコーテ
ィング状態が向上され、アライメントマーク１３上のレ
ジストのむら１６によるアライメント誤差を、この発明
におけるアライメント枠〜り２３の枠２４により減少す
ることが可能になる利点がある。
第３図から第５図はそれぞれこの発明の他の実施例であ
る。第３図は、傾斜・ぞターンを含むアライメントマー
ク３３を囲む枠３４の実施例金示すものである。
る。第３図は、傾斜・ぞターンを含むアライメントマー
ク３３を囲む枠３４の実施例金示すものである。
第４図はアライメントマーク４３の検出に用いない部分
が枠４４とつながっている実施例を示す。
が枠４４とつながっている実施例を示す。
また、第５図はアライメントマーク５３を囲む枠５４が
複数である実施例であり、すべてアライメントマーク３
３，４３．５３上のレジストフーティング状態の均一性
が向上され、アライメント誤差を低下させる効果を生じ
る。
複数である実施例であり、すべてアライメントマーク３
３，４３．５３上のレジストフーティング状態の均一性
が向上され、アライメント誤差を低下させる効果を生じ
る。
（発゛明の効果）
以上のように、この発明の半導体装置の製造方法によれ
ば、半導体基板の下地層にアライメントマーク全形成し
、このアライメントマークの囲において上記下地層に枠
を形成してその上に被エツチング層を形成した後にレジ
スト全塗布してウェハアライメントを行うようにしたの
で、アライメントマーク上のレジストコーティング状態
の均一性を向上させることができる。
ば、半導体基板の下地層にアライメントマーク全形成し
、このアライメントマークの囲において上記下地層に枠
を形成してその上に被エツチング層を形成した後にレジ
スト全塗布してウェハアライメントを行うようにしたの
で、アライメントマーク上のレジストコーティング状態
の均一性を向上させることができる。
また、半導体装置の製造プロセスを何ら変えることがな
いので、反グロヅエクション、縮少プロソエクションの
すべてのアライメントに応用することができる。
いので、反グロヅエクション、縮少プロソエクションの
すべてのアライメントに応用することができる。
第１図（ａ）は従来の半導体装置におけるアライメント
マークの平面図、第１図（ｂ）および第１図（ｃ）はそ
れぞれ第１図（ａ）における矢印す、ｃ方向のＵｒ面図
、第２図（ａ） ｉｉ′この発明の半導体装置の製造方
法の一実施例によって形成されたアライメントマークお
よび枠の部分の平面図、第２図（ｂ）および第２図（ｃ
）はそれぞれ第２図（＆）における矢印す、ｃ方向の断
面図、第３図ないし第５図はそれぞれこの発明の半導体
装置の製造方法の他の実施例によって得られたアライメ
ントマークおよび枠の部分の平面図である。 ２１・・・下地層、２２・・・アライメントマークを含
む下地層、２３，３３，４３．５３・・・アライメント
マーク、２４，３４，４４．５４・・・アライメントマ
ークを囲む枠、２５・・・被エツチング膜、２６・・・
レジスト膜、２７・・・レソストのむら。 第１図 第２図 （Ｇ） 手続補正書 昭和５Ｅ）’ｆ’ １０月２５日 特許庁長官若杉和夫殿 １、事件の表示 昭和５７年 特 許 願第２１２６４３ 号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖′
也気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄 別紙の通り ７、 補正の内容 １）明細書３頁５行「リンカ７」？「輪郭」と訂正する
。 ２）同３頁１９行「アライメント枠」全「アライメント
マーク」と訂正する。 ３）同４頁１行「奮して」全「盆介して」と訂正する。
マークの平面図、第１図（ｂ）および第１図（ｃ）はそ
れぞれ第１図（ａ）における矢印す、ｃ方向のＵｒ面図
、第２図（ａ） ｉｉ′この発明の半導体装置の製造方
法の一実施例によって形成されたアライメントマークお
よび枠の部分の平面図、第２図（ｂ）および第２図（ｃ
）はそれぞれ第２図（＆）における矢印す、ｃ方向の断
面図、第３図ないし第５図はそれぞれこの発明の半導体
装置の製造方法の他の実施例によって得られたアライメ
ントマークおよび枠の部分の平面図である。 ２１・・・下地層、２２・・・アライメントマークを含
む下地層、２３，３３，４３．５３・・・アライメント
マーク、２４，３４，４４．５４・・・アライメントマ
ークを囲む枠、２５・・・被エツチング膜、２６・・・
レジスト膜、２７・・・レソストのむら。 第１図 第２図 （Ｇ） 手続補正書 昭和５Ｅ）’ｆ’ １０月２５日 特許庁長官若杉和夫殿 １、事件の表示 昭和５７年 特 許 願第２１２６４３ 号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖′
也気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄 別紙の通り ７、 補正の内容 １）明細書３頁５行「リンカ７」？「輪郭」と訂正する
。 ２）同３頁１９行「アライメント枠」全「アライメント
マーク」と訂正する。 ３）同４頁１行「奮して」全「盆介して」と訂正する。
Claims (1)
- 半導体装置製・造プロセスにおけるウェハアライメント
工程において、半導体基板の下地層にアライメントマー
クおよびこのアライメントマークの周囲を包囲するよう
に上記下地層に枠を形成し、このアライメントマークお
よび枠ならびに上記下地屑上に被エツチング層を介して
レジスト塗布を行い、ウェハアライメントを行うことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212643A JPS59103334A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212643A JPS59103334A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103334A true JPS59103334A (ja) | 1984-06-14 |
Family
ID=16626030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212643A Pending JPS59103334A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633416A (ja) * | 1986-06-24 | 1988-01-08 | Sony Corp | 半導体装置 |
| JPH01272116A (ja) * | 1988-04-25 | 1989-10-31 | Sony Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103964A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Manufacture for semiconductor device |
| JPS5494881A (en) * | 1978-01-12 | 1979-07-26 | Nippon Telegr & Teleph Corp <Ntt> | Exposure method |
| JPS56167329A (en) * | 1980-05-29 | 1981-12-23 | Nec Corp | Piling joint setting mark to be used in fine processing exposure technology |
-
1982
- 1982-12-06 JP JP57212643A patent/JPS59103334A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103964A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Manufacture for semiconductor device |
| JPS5494881A (en) * | 1978-01-12 | 1979-07-26 | Nippon Telegr & Teleph Corp <Ntt> | Exposure method |
| JPS56167329A (en) * | 1980-05-29 | 1981-12-23 | Nec Corp | Piling joint setting mark to be used in fine processing exposure technology |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633416A (ja) * | 1986-06-24 | 1988-01-08 | Sony Corp | 半導体装置 |
| JPH01272116A (ja) * | 1988-04-25 | 1989-10-31 | Sony Corp | 半導体装置 |
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