JPS59103143A - 多重化演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数個の演算器を並列的に動作させることに
より高速演算処理を可能にする方式に関し、特に各演算
器を簡単なモジュール構造にするとともに、演算器の演
算時間と並列化する演算器の個数との関係を最適化して
、容易に多重化演算装置を構成できるようにした多重化
演算方式に関する。

〔技術の背景〕

計算機システムに対する高速化の要求は、現在もなお強
まるばかりである。しかし、演算装置のデバイス技術は
集積度につめては著しい向上を見せているものの、演算
速度は必ずしも満足できるレベルに達していない。一般
に、演算装置を高速化し、処理時間を短縮する場合には
、演算装置の論理ブロック自体を高速化する方法と、複
数の論理ブロックを用いて演算処理を多重化し単位演算
についての等何曲な処理時間を短縮する方法とがとられ
ている。ところで、前者はデバイス開発面での技術的な
困難性が大きく、またコストを大幅に上昇させることに
なり易い。これに対して、後者の方法は、特に多数のデ
ータについて同一演算を連続的に適用する場合に有効で
あり、しかもハード量の増加によるコスト上昇も、比較
的小さくて済み、高集積化に向っている最近のり、ＳＩ
核技術方向にも沿っているものということができる。

しかし、従来は、演算器の種別毎に個別に多重化方式が
設計され、採用が容易ではないという欠点があった。

〔発明の目的および構成〕

本発明の目的は、論理ブロックを多重化して並列演算処
理を行なうシステムにお−で、任意の論理ブロックを簡
単にモジュール構造化し、このモジュールを結合するだ
けで容易に多重化演算装置を実現できる多重化演算方式
を提供することにあり、更に他の目的として、レーシン
グ（ＲａｃｉｒＬｑ　）を生じなり多重化演算装置を提
供することにある。

本発明は、そのため１回の演算に１１時間（ｎは任意の
整数、τはクロック周期）かかる論理ブロックを１演算
モジユールとして、ル個以上の演算モジュールを多重化
し、１時間毎に演算結果が得られるようにするものであ
り、その構成として。

ル２よびＫ（ただしに≧ｒＬ）を整数、τを単位演算時
間として、ｎτの演算時間を必要とするルτ演算器と、
該ルτ演算器のデータ入出力を同期化する入出力インタ
フェース回路とにより演算モジュールを構成して、該Ｓ
算モジュールをに個並列に接続し、更に該並列接続され
た各演算モジュールの入出力インタフェース回路を、に
１時間毎にかつ各演算モジュール間に１時間のタイミン
グ差をもたせてスキャンする手段をそなえ、該スキャン
された演算モジュールの入出力インタフェース回路をイ
ネーブル化することを特徴とするものである。

〔発明の実施例〕

以下１図面にしたがって本発明の詳細な説明する。

第１図は１本発明実施例において多重化演算回路を構成
するために使用される演算モジュールの回路図である。

同図において、１は演算モジュール、２は演算処理に１
１時間を要するルτ演算器。

３および３′は入力レジスタ、４は出力レジスタ。

５乃至７は制御ラッチ、８はＡＮＤゲート、９は第１ト
リガ信号、１０はクロック信号ＣＬＫ。

１１は第１イネーブル信号ＣＬＫ　ＥＮＢｚ、　１２　
オ、１：び１２′は入力データ、１３は第２トリガ信号
。

１４は第２イネーブル信号ＣＬＫ　ＥＮＢ　ａ、　１５
　ハ出力データ選択信号、１６は出方データを示す。

図示の演算モジュールｌは、ｎτ演算器の大刀側および
出力側に、それぞれ入力レジスタおよび出力レジスタと
制御ラッチからなる同期インタフェース回路を設けたも
のである。第１ｌ−ＩＪガ信号９は、クロック信号ＣＬ
Ｋで制御ラッチ５をラッチアップし、１τ遅延されて第
１イネーブル信号ＣＬＫＥＮＢｌとなる。同様に第２ト
リガ信号１３も、制御ラッチ６でＣＬＫによりｌτ遅延
されて第２イネーブル信号ＣＬＫＥＮＢ２となり、更に
制御ラッチ７でｌτ遅延され、出力データ選択信号１５
となる。

２コの入力データ、１２．１２’は、第１イネーブル信
号ＣＬＫＥＮＢｌにより、それぞれ入力レジスタ３．３
’にセットされる。入力レジスタ３，３′にセットされ
た入力データは、ルτ演算器により演算され、１１時間
後に演算結果が出力に現われる。この演算結果は、第２
イネーブル信号ＣＬＫＥＮＢ２により、出力レジスタ４
にセットされる。

読込て、第２イネーブル信号ＣＬＫＥＮＢ２を制御ラッ
チ７で１τだけタイミングをずらして生成した出力デー
タ選択信号１５によりＡＮＤゲート８を制御して、出力
レジスタ４から演算結果を出力する。

第２図は、第１図に示した演算モジュールを４個使用し
て多重化した演算装置の実施例回路を示す。同図におＪ
、１−０．１−１．１−２　。

１−３はそれぞれ４τ演算器Ｍｏ　、　Ｍｌ　、　Ｍ２
　、　Ｍ３である。

また、５，６，９，１１，１２，１３，１４゜１５は第
１図に示されているものと同じであって。

５および６は制御ラッチ、９は第１トリガ信号。

１１は第１イネーブル信号ＣＬＫＥＮＢ＋、１２は入力
データ、１２′は他方の入力データ、１３は第２トリガ
信号、１４は第２イネーブル信号ＣＬＫＥＮＢ２，１５
は出力データを示す。そして１７はデータ供給部、１８
はデータ受取９部、１９はカウンタ、２０は外部定数”
０１１″、２１は比較回路である。

各４個の演算モジュールＭｏ乃至Ｍ３の入力レジスタお
よび出力レジスタは、データ供給部１７からの入力デー
タ１２およびデータ受取り部１８への出力データ１５に
対してそれぞれ並列に接続されている。また、各演算モ
ジュールのそれぞれの制御ラッチ５および制御ラッチ６
は図示のように直列に接続され、さらに演算モジュール
Ｍ３　　の第１イネーブル信号１１は、演算モジュール
ＭＯの第１トリガ信号として結合される。

他方、第１トリガ信号は４τの周期をもって発生され、
演算モジュールＭｏ　　の制御ラッチ５に加えられる。

これにより、第１トリガ信号は１τ遅れた第１イネーブ
ル信号に変換され、入力レジスタをイネーブル化し、更
にモジュールＭｚ　　の第１トリガ信号として結合され
る。このようにして。

各演算モジュールの制御ラッチで１τずつ遅延されなが
ら、各演算モジュールの入力レジスタを順次的にスキャ
ンしてイネーブル化する。最終波′算モジュールＭｒＳ
　　の匍］御ラッチ５の出力（第１イネーブル信号）は
、直ちに演算モジュールＭｏ　　の制御ラッチ６の入力
（第２トリガ信号）に結合されて、今度は各演算モジュ
ールＭＯ乃至Ｍ３の出力レジスタを順次的にスキャンし
、それぞれをイネーブル化する。

このように各演算モジュールの制御ラッチ５および６は
、全体で一つのスキャニングチェーンとなり、入出力を
並列接続された各演算モジュールの入力レジスタへのデ
ータの分配および各演算モジュールの出力レジスタから
のデータの取り出しを行なうことができる。

トリガ信号９は、カウンタ１９によりクロック信号ＣＬ
Ｋの一定数をカウントすることにより生成される。比較
回路２１は、カウンタ１９のカウント値と２０の外部定
数“０１１″とを比較し、一致する毎に出力信号を発生
し、同時にカウンタ１９をリセットしてＯｏＯ″からカ
ウントを再開させる。そのため４τ毎に１個のパルスが
得られる。

次に、第３図のタイミング図を参照して、実施例回路の
動作を説明する。

データ供給部１７は、各クロック周期τ毎に。

入力データ≠０．≠１．◆２．・・・・・・を、演算モ
ジュールＭＯ乃至Ｍ３の入力レジスタに同時に与える。

第１トリガ信号９は、連結された各演算モジュールの制
御ラッチ５を順次伝播してこれらのデータ＋０．≠１．
４２．４３を演算モジュールＭｏ　。

Ｍｔ　、　Ｍ２　、　ＩＶｂ　　の各入力レジスタに分
配してセットする。各演算モジュール中の４τ演算器は
、４クロツク後に出力レジスタに演算結果を出力する。

このとき、ちょうど出力レジスタに制御ラッチ６を伝播
する第２トリガ信号１３が印加され、演算結果はそれぞ
れの出力レジスタにセットされることができる。更に制
御ラッチ７およびＡＮＤ８（第１図）により１クロツク
遅れて、各出力レジスタから演算結果が順次取り出され
、データ受取り部１８へ送られる。

一方、先に演算が終了した演算モジュールには。

続いて次の入力データ４Ｐ４．≠５．０６　、≠７が与
えられ、上記したのと同様な演算および出力動作が実行
され、以下同様にして、全演算モジュールがほとんど時
間を無駄にすることなしに、並列に演算処理を実行する
ことができる。

このように、４τ演算器を含む演算モジュールを４台多
重化し、τずつずらして並列に演算を実行させることに
より、τ毎に連続的に演算結果を取り出すことができ、
実質的に演算時間が７の演算器を用いて演算をして−る
かのように使用することができる。

ところで、第２図の実施例回路では、第５図のタイミン
グ波形＠のケースｌに示されているように、各演算モジ
ュールにおける入力レジスタと出力レジスタとを同時に
イネーブル化し、入力レジスタへの入力データ設定と、
出力レジスタへの結果データの設定とを、同一タイミン
グで行なっている。このため、レーシング（一種のデジ
タル的な発振現象）が生じ、入力レジスタの内容がその
まま出力レジスタヘスルーされる可能性がある。

第４図は１本発明の他の実施例の回路図であって、第２
図の実施例にレーシング防止機能をもたせたものである
。この実施例では、４τ演算器を含む演算モジュールを
５台使用して多重化している。

図中、ｌ−〇乃至１−４が、５台の演算モジュールＭＯ
乃至Ｍ４である。更にこれらの５台の演算モジュールに
対して、５τ毎に入力データ１２を設定する必要がある
ため、第１トリガ信号９は。

５τの周期で発生される。このため、比較回路２１は、
カウンタ１９のカウント値を外部定数“１００″と比較
し、５τ毎に一致出力すなわち。

トリガ信号９を生成する。

本実施例では、各演算モジュール内の入力レジスタと出
力レジスタとが同時にイネーブル化されることがないよ
うにするため、第５図の■ケース２に示すように出力レ
ジスタへの演算結果データの設定を、４τ演算器のＳＩ
Ｘ終了直後のクロックタイミングで行−１５τ周期で入
力データ設定が行なわれる入力レジスタのイネーブルタ
イミングとの間Ｋｌクロックサイクルのタイミング差を
設ける。第５図の＠では、これをダミーサイクルＴＤ　
　として示しである。

第４図の回路では、この入力および出力し、ジスタ間の
タイミング差をつくるため、演算モジュールＭＯの第２
トリガ信号１３を、演算モジュールＭ４　　でなく、演
算モジュールＭ３　　の第１イネーブル信号出力１１か
ら得ている。第６図は、このようにして構成された第４
図の実施例回路の動作タイミング図である。図から明ら
かなように、全ての演算モジュールにおいて、入力レジ
スタと出力レジスタとのイネーブルタイミングに１時間
ずれが与えられている。

なお、同様にして演算モジュール数を６個にし。

トリガ周期６τにすれば、２τのタイミングのずれを与
えることができる。このように本発明は。

任意のルτ演算器をもつモジュールについて拡張するこ
とが可能である。

〔発明の効果〕

以上述べたように９本発明は、たとえばマイクロプロセ
ッサあるいは任意のハードロジック回路などのルτ演算
器につ−て、簡単なモジュール化により、容易に多重化
して、高速演算処理を行なわせることができ、またＩＣ
化にも極めて適するものである。

【図面の簡単な説明】

第１図は演算モジュールの実施例回路図、第２図は演算
モジュールを並列に多重化した実施例演算装置の回路図
、第３図はそのタイミング図、第４図はレーシング防止
機能をもつ他の実施例演算装置の回路図、第５図はレー
シング防止タイミングの説明図、第６図は第４図に示す
実施例装置のタイミング図である。 図中、１は演算モジュール、２はルτ演算器。 ３．３′は入力レジスタ、４は出カレジスタ、５乃至７
は制御ラッチ、８はＡＮＤゲート、９は第１トリガ信号
、１０はクロック信号ＣＬＫ、１１は第１イネーブル信
号ＣＬＫ　ＥＮＢ　ｚ、　１２　、１２’は入力データ
、１３は第２トリガ信号、１４は第２イネーブル信号Ｃ
ＬＫＥＮＢ２，１５は出力データ選択信号、１６は出力
データ、１７はデータ供給部、１８はデータ受取り部、
１９はカウンタ。 ２０は外部定数、２１は比較回路を示す。 特許出願人　富士通株式会社

Claims (2)

【特許請求の範囲】
1. （１）　　ｎおよびＫ（ただしに≧ｒＬ）を整数、τを
   単位演算時間として、ｎτの演算時間を必要とするルτ
   演算器と、該ルτ演算器のデータ入出力を同期化する入
   出力インタフェース回路とにより演算モジュールを構成
   して、該演算モジュールをに個並列に接続し、更に該並
   列接続された各演算モジュールの入出力インタフェース
   回路を、に７時間毎にかつ各演算モジュール間に１時間
   のタイミング差をもたせてスキャンする手段をそなえ、
   該スキャンされた演算モジュールの入出力インタフェー
   ス回路をイネーブル化することを特徴とする多重化演算
   方式。
2. （２）前記第１項において、各演算モジュールの入出力
   インタフェース回路をスキャンする手段は。 各演算モジュールに共通に設けられたにτ周期のトリガ
   信号を発生する回路と、各演算モジュール内に設けられ
   たトリガ信号を１時間だけ遅延させる制御ラッチとから
   なり、該制御ラッチは各演算モジュール間でチェーン状
   に連結されることを特徴とする多重化演算方式。