JPS5897185A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明はメモリアクセス方式に関する。 例えば、ベクトル演算専用の演算処理装置では、各ベク
トル成分を並列に演算するために、仮想処理手段による
並列処理という方式が用いられる。 これはＴｅのようなものである。 一般に、一つの演算命令全実行する場合には、命令の取
シ出し、アクセスすべきオペランドに対するメモリアド
レスの計算、そのメモリアドレスに含まれるオペランド
のメモリからの読み出し、読み出したオペランドを用い
ての命令で指定された演算の実行、演算結果のメモリへ
の格納等、種種のステップの処理が必要である８個個の
演算命令に対して、これらの処理を逐次性ない、一つの
演算命令のすべてのステップが終了した後、次の演算命
令を最初の処理ステップから行なうよりも、このような
各ステップの処理に対し独立のハードウェア瓢エツトを
設け、各ハードウェアユニ、トには１ステツプづつ位相
（ステップ）のづれた異なる演算命令を並列につぎつぎ
に実行させると込う、いわゆるパイプライン方式をとれ
ば、すべてのハードウェアを常に稼動状態に保てるので
処理能力を大いに増加することができる。 この場合に、例えば一つの演算命令の処理ｔ−８ステツ
プに分割し、各ステップに対応する８個のハードウェア
が並列に動作するようにすると、このマシンは１ステツ
プづつ位相のづれた８個の演算命令を並列に処理できる
ことになる。これは見方を変えると８個の態別の処理系
が存在すると考えることもできる。この見掛は上の各処
理系をそれぞれ仮想処理手段（ＶＰＭ）と呼ぶ。 ベクトル演算専用のマシンにおいては、各仮６処理手段
はホストの演算処理装置からの指示によシ、各ベクトル
威令の演算命令を並列に逐行する。 この場合に第０番目から第７番目までの８個の仮Ｍ処１
１手Ｒ（ＶＰＭＯ−ＶＰＭ７　）＃：ｔ、ｇｉ図１ｃ　
示ｆように１マシンサイクル（℃づつづれた８列のパイ
プラインを形成する。各演算命令の処理は８Ｔの周期を
もつが（８Ｔで一命令が終了するが）、各ＶＰＭはこの
周期中のき”ｔりたマシンサイクル（図の例では最初１
−０番目として第２番目のマシンサイクル）でメモリア
クセスを行なう、また、第１図に示すように任意のＶＰ
Ｍは８Ｔごとにメモリアクセス要求を発行することがで
きる。 さて、あるＶＰＭがメモリアクセスを行う場合には、ま
ずキャッシュメモリに対してアクセスを行う。もしキャ
ッジ、メモリに必要なオペランドが存在する場合には直
ちにそれを読み出して使用する。もし、キャッシュミス
ヒツトの場合には、主メモリに対しそのオペランドを含
むブロック（例えば１６ワードで１ブロツクとなる）の
読メ出し要求（プロ、クリート要求）を行なう、もし、
このとき主メモリがビジー状態の場合にはこの読出し要
求アドレス管読出し要求アドレススタックに格納する。 スタックに格納された読出し要求アドレスは主メモリの
ビジー状態がとけると、先にスタックされたものから、
主メモリに対してプロ、クリート要求を発生し、スタッ
クから解放される。 一方、さきに建スヒｙ）を起して必要なオペランドｔ−
読み出せなかったＶＰＭは８Ｔの後に全く同様なメモリ
アクセスを行なう。すなわちキャッジ、メモリに対して
アクセスを行ない、もしすでにキャッジ、中に要求アド
レスが主メモリから転送ずみの場合はそれを読み出して
使用する。また４ＬＮびキャッジ＆イスヒツトの場合に
は前述と同様に主メモリに対しそのオペランドを含むプ
ロ、クリートの要求管出す、このときもし主メモリがビ
ジー状態の場合にはこの要求アドレスをスタック（待合
せ行列）に格納する。 このように、従来装置においては各ＶＰＭからの主メモ
リに対するアクセス要求のアドレスは直ちに処理できな
い場合にはスタックされる（主メモリがビジー状態の九
めに待行列に入れられる）が、このスタ、りされている
内容が見えない構成であるために、新たに生ずるＶＰＭ
の読出し要求がキャッジ＆々スヒットの場合には、その
要求アドレスが現在主メモリから読み出し中であろうと
、ｔＸ他のＶＰＭによシ前記読ｌ出し要求アドレススタ
、りに先に金銀されていて近くキャッジ、にロードされ
ることになっていようと、それらに、無関係にＶＰＭか
らの主メモリに対するアクセス要求をすべて発行してい
る。 一般に主メモリへのアクセスは、キャッジ、メモリへの
アクセスに対して格段に時間が長くかかるので、このよ
うな無駄なアクセス要求を発行することはそれだけ主メ
モリから無駄な読出しを行なうことにな〕処理性能の値
下を招くという欠点がある。 本発明の目的は上述の従来の欠点を除去したメモリアク
セス方式を提供するにある。 本発明の方式は、主メモリとΦヤ、シ、メモリとを共用
して複数の仮想処理手段がパイプライン動作を行なうよ
うに制御する演算処理システムであって、前記主メモリ
から前記キヤ、シ、メ彎りへのデータ転送が行なわれて
いる間はその転送データのメモリアドレスを保持するア
ドレス保持手段と、前記仮想処理手段からの前記主メモ
リへのメモリアクセスが待九されている場合にこの待た
されている要求メモリアドレスを保持する複数のスタッ
クアドレスを有するアドレススタック手段と、前記仮想
処理手段の一つからの前記主メモリへの新たなアクセス
要求に応答してこの要求メモリアドレスと前記アドレス
保持手段および前記アドレススタック手段に保持されて
いる内容とを比較する複数の比較手段と、前記比較手段
の一致出力の論理和に二如前記仮想処理手段からの新几
なメモリアクセスと同一のメモリアドレスｔ−４つアク
セスがすでに実行中であるかｔａは待九されていること
を検出し九とｉｌＫはこの新らしい主メモリに対するア
クセス要求を取消すように制御する制御手段と含有する
。 つぎに図面を参照して本発明の詳細な説明する。 第２図は本発明の一実施例を示すブロック図である。本
実施例はＮ＋１個の仮想処理手段（以後ＶＰＭ）１−０
，１−１．・・・・・・１−Ｎ１キヤツジ為メモリ２、
プロ、クアドレスレジスタ３、プロ、クアドレス比較回
路４．Ｍ＋１個のスタックアドレスレジスタ５−０．５
−１．・・・・・・、５−Ｍ。 前記各スタックアドレスレジスタ５−０〜５−Ｍ対応に
設は九スタックアドレス比較回路６−０゜６−１．・・
・・・・、６−Ｍ、論理和回路７、禁止ゲート８．９お
よび主メモリ読出し要求発行フリップフロップ１０１含
んでいる。今、ＶＰＭの数を前述と同様に８個と仮定す
る（すなわち、Ｎ＝７とする）。 さて、各ＶＰＭは前述と同様に８マシンサイクルで一つ
の演算命令

【処理する（勿論、必要なオペランドがキャ
ッジ、メモリ２の中にまくて直ちに読み出せない場合に
は、実際の命令の終了はそれが読み出されて処理ができ
るまで遅れることになる）が、この−処理周期（８Ｔ）
の中の定まり九マシンサイクル（第１図の例では第２番
目のマシンサイクル）でオペランドを読み出すためのメ
モリアクセスを行なう、このために各ＶＰＭはアドレス
バス１００ｔ−介してキャシュメモリ２に読み出すべも
オペランドアドレスを指定する。今、６るＶＰＭ−ｋが
メモ１】アクセスを実行し、読出し指定したアドレスの
オペランドがキャッジ、メモリ２の中に存在すればその
オペランドは直ちにメヤッシ、メモリ２から読み出され
、出力ライン２００ｔ−介して要求したＶＰＭ−にの使
用に供せられる。 もし、ＶＰＭ−ｋが指定し次アドレスのオペランドがキ
ャッジ、メモリ２の中に存在しない場合には、キャッジ
＆セスヒツトを起しキャッジ、ミスヒツト出力５ｏｏｅ
発生する。 従来方式においては、キャｔシＪＬｔスヒット管起した
場合には、直ちにこれが主メモリ読出し要求発行フリッ
プフロップ１０ｔセツトし主メｘｅ　ＩＪ（図示せず）
に対する読出し要求発行を行なうようになっている。 但し主メモリに対する読出し要求発行とは、以下のよう
な処理を行なうことの意味である。すなわち、主メモリ
が現在アクセス中でなく（ビジー状態でなく）、また、
待行列スタック中にメモ１Ｊアクセスの実行を待ってい
る他のアクセス要求がない場合には、直ちにこのアクセ
ス要求が主メモリに対し読み出すべきブロックアドレス
を転送指定し、ブロック１）−ドの処理を開始する。ｔ
ｆｃもし、すでに待行列スタック中に登録されてその実
行を待っている他の要求があるか、または主メモリがア
クセス中（ビジー状態）である場合には、この要求は待
行列スタックに登録され、自分の順番がまわってき九と
き゛に、この登録保持された読み出すべきブロックアド
レスを主メモ＋３．に転送指定してプロ、クリートの処
理を開始する。いずれにしても一度読み出し要求発行が
なされるとその要求に対するブロックリードが必らず実
行されることになる。 さて、このように、従来方式ではあるＶＰＭからのメモ
リアクセス要求がキャッジ、ミスヒツトを起した場合に
は、必らず主メモリに対する読出し要求発行を行なりで
いるのに対し、本実施例の方式では、この読出し要求の
発行は以下に述べるような条件金満す場合には抑止され
る。 まず、前記ブロックアドレスレジスタ３にｈａ在主メモ
リ（図示せず）からキャッジ、メモリ２に対して転送す
べきデータが含まれるブロックアドレスが登録されてお
〕、かつ、現在この転送が実行中の場合には、ブロック
ロード中を指示する信号がキャッジ、メモリ２からライ
ン４００ｔ−介してブロックアドレス比較回路４のイネ
ーブル端子に導かれこれをイネーブルして−る。この比
較回路４の一方の入力には前記アドレスバス１００を介
してこのＶＰＭ−ｋが読み出し要求をしているオペラン
ドのプロ、クアドレス（このオペランドのアドレスを含
むブロックのアドレス）カ供給され、比較回路４のもう
一方の入力には前記プロ、クアドレスレジスタ３からの
出力が供給されているので、もし、あるＶＰＭが読出し
を要求したオペランドを含むプロ、クデータが、現在主
メモリからキャッジ、メモリ２に転送中である場合には
、比較回路４の出力は′″１″となシ、論理和回路７に
おいて他の条件との論理和がとられ、禁止ゲート９およ
び禁止ゲート８に供給されて、このＶＰＭ−ｋからの読
出し要求が発行されるのを抑止する。 さて、次の抑止条件は下記のようなものである。 ＶＰＭ−ｋから読出し要求し九オペランドを含むプロ、
クアドレスは、各スタックアドレス比較回路６−０〜６
−Ｍの一方の入力として供給されておシ、これら比較回
路６−θ〜５−Ｍのもう一方の入力には対応するスタッ
クアドレスレジスタ５−０〜５−Ｍの出力が供給されて
いて、ｉた各比較回路６−０〜６−Ｍのイネーブル端子
には対応するスタックアドレスレジスタ５−０〜５−Ｍ
の中の有効ビット（このレジスタに格納されているデー
タの有効性を示すビット。もしこのビットが論理レベル
”１”ならばこの格納されているデータは有効である）
の出力５００−０〜５００−Ｍが接続されている。この
各スタックアドレスレジスタ５−θ〜５−Ｍには主メモ
リからプロ、りＩＪ−ドを行うべきブロックアドレスが
格納されておシ、これらのレジスタが本実施例の前記待
行列スタ、りを構成している。 従って、ＶＰＭ−ｋが読出しを要求し九オペランドを含
むブロックアドレスが、もしこのスタックアドレスレジ
スタ５−θ〜５−Ｍの中に登録されているブロックアド
レスの一つと一致し、かつその有効ビットが＠１″の場
合には一輪理和回路７の出力は１１”となシ、これは禁
止ゲート９および８０通過を禁止し１このＶＰＭ−ｋか
らの読出し要求が発行されるのを抑止する。 ＶＰＭ−ｋからのメモリアクセス要求がキャッジ＆ミス
ヒツトを起したと１に、上述の二つのいずれの条件も満
足し嫌い場合、つｔＪ）、ＶＰＭ−ｋが続出し要求ｔし
でいるオペランド０を含むプロ、クアドレスが現在主メ
モリからキャシュメモリ２に対して転送中でなく、かつ
、このブロックアドレスが待行列スタック中に登録され
ていない場合にかぎシ、論理和回路７の出力は＠０”と
な夛、コＡＬ、てキャ、シ＆電スヒット出力３００は禁
止ケー）９ｔ−通過して主メモリ読出し要求発行７１、
プフロ、プ１０をセ、トシ、主メモリに対する読出し要
求発行上行なう。 こうしてツリツブフロップ１０がセットされると、前述
した意味に従う読出し要求発行が行なわれる。すなわち
、もし現在主メモリがビジー状態でなく、かつ、待行列
スタックであるアドレスレジスタ５−０〜５−Ｍの中に
現在登録されているブロックアドレスがない（アドレス
レジスタ５−〇〜５−Ｍ中のすべての有効ビットがＯで
ある）場合には直ちに主メモリに対して、出力ライン８
００を介してこのブロックアドレスを転送し、ブロック
リードの処理を開始する。ｔｆｔ、、もし待行列スタ、
り中に現在登録されているアドレスがあるか、または主
メモリがビジー状態の場合にはへこのＶＰＭ−にの要求
ブロックアドレスはスタックアドレスレジスタ５−θ〜
５−Ｍの中の現在有効登録されているものの次の順番の
位置に格納され、そのしジスタの有効ビットが１にセッ
トされる。こうして待行列スタックであるスタックアド
レスレジスタ５−０〜５−Ｍ中に有効登録され九ブロッ
クアドレスは、自分の順番がまわりてくると自動的に主
メモリに対してこのブロックアドレスを転送しｔａプロ
、クアドレスレジスタ３にこのブロックアドレスを格納
しブロックリードの処理を開始する。このブロックリー
ドの開始によってこのアドレスレジスタの有効ビットは
＠Ｏ”にリセットされ、アドレススタ、り５−θ〜５−
Ｍの中の次に格納された要求が待行列の先頭に立つこと
になる。 以上に説明したように、本実施例によると、あるＶＰＭ
からのアクセス要求がキヤ、シ、ミスヒ、トラ起しても
、必要な場合以外は主メモリに対して読出し要求を発行
しない、主メモリからのプロ、クリートは、キャッジ、
メモリ２からの読出しに比較して遥かに長い時間を必要
とする念め、不必要なプロ、クリートが重なるとそれだ
け処理時間を長くして演算装置の性能低下を来すことに
なるが、本実施例の適用によシこれ會防止できる。 なお、上述の説明におりては、仮想処理手段■■の数を
８個と仮定し友がこれは何も８個に限るものではない、
またスタックアドレスレジスタ５−〇〜５−Ｍおよび比
較回路６−０〜６−Ｍの個数は、最繁時にも待行列がオ
ーバーフローしないように設けるべきで、ＶＰＭの数に
合せる必要はない０本実施例においては不必要な登録が
なされないのでそれだけこの個数を節約できる可能性が
ある。 を次、本実施例の方式はｆｘ３図に示すように、各各が
キャッジ、Ｃを供用する複数の仮想処理中ＲＶＰＭＯ−
ｑ−ＶＰＭＮ−ｑｔ−４つ処理手段ＰＭｑが複数個存在
し、これら複数の処理手段ＰＭｑ（ｑ＝Ｑ〜Ｑ）がメモ
リスイッチＭ８／Ｗｔ−介して主メモリＭＭｔ−共通に
使用するシステムの場合には、主メモリＭＭに対するア
クセス要求が一層繁忙になる九め、主メモリ、７ＭＭか
らの無駄なブロックリードを防止する本実施例の適用が
一層顕著な効果をも念らすことは明らかである。 以上述べたように、本発明を用いると仮想処理手段から
の不必要な主メモリ読出し要求発行が抑止されるために
演算処理装置の性能向上を達成できる。

【図面の簡単な説明】

第１図は仮想処理手段の説明をするためのタイムチャー
ト、第２図は本発明の一実施例を示すプロ、り図および
第３図は前記実施例の一応用例を示すブロック図である
。 図において、 １−０〜１−Ｎ・・・・・・仮想処理手段（ＶＰＭＯ〜
ＶＰＭＮ）、２・・・・・・キャッジ、メモリ、３・・
・・・・ブロックアドレスレジスタ、４・・・・・・ブ
ロックアドレス比較回路％５−０〜５−Ｍ・・・・・・
スタックアドレスレジスタ、６−０〜６−Ｍ・・川・ス
タックアドレス比較回路、７・・・・・・論理和回路、
８，９・・川・禁止ゲート、１０・・・・・・主メモリ
読出し要求発行フリ、プ７０、プ。 Ｔ：　マシンサイクノν ０：メ己すアクｔス 第１凶

Claims (1)

1. 【特許請求の範囲】 主メモリとキャッジ、メモリとを共用して複数の仮想処
   理手段がパイプライン動作を行なうように制御する演算
   処理システムにおいて、前記主メモリから前記キャッジ
   、メモリへのデータ転送が行なわれている間はその転送
   データのメモリアドレスを保持するアドレス保持手段と
   、前記仮想処理手段からの前記主メモリへのメモリアク
   セスが待たされている場合にこの待たされている要求メ
   モリアドレスを保持する複数のスタックアドレスを有す
   るアドレススタ、り手段と、前記仮想処理手段の一つか
   らの前記主メモリへの新たなアクセス要求に応答してこ
   の要求メモリアドレスと前記アドレス保持手段および前
   記アドレススタック手段に保持されている内容とを比較
   する複数の比較手段と、 前記比較手段の一致出力の論理和によシ前記仮想処理手
   段からの新たなメモリアクセスと同一のメモリアドレス
   をもつアクセスがすでに実行中であるかまたは待九され
   ていることを検出したときにはこの新らしい主メモリに
   対するアクセス要求を取消すように制御する制御手段と
   を有することを特徴とするメモリアクセス方式。