JPS589343A - 半導体装置内に於いてエンクロ−チメントを減少させる方法 - Google Patents
半導体装置内に於いてエンクロ−チメントを減少させる方法Info
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- JPS589343A JPS589343A JP8813782A JP8813782A JPS589343A JP S589343 A JPS589343 A JP S589343A JP 8813782 A JP8813782 A JP 8813782A JP 8813782 A JP8813782 A JP 8813782A JP S589343 A JPS589343 A JP S589343A
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- 238000000034 method Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体技術に関するものであって、更に詳細に
は、半導体装置内にフィールド酸化物を形成する方法に
関するものである。
は、半導体装置内にフィールド酸化物を形成する方法に
関するものである。
５ＥＥＤＳ等の米国特許第３，９１３，２１１号（１９
７５年１０月２１日）は、ＭＯＳトランジスタを製造す
る方法を開示している。この特許に開示された技術に拠
れば、半導体基板上に形成された薄い酸化物層の上に形
成された窒化シリコン層をエツチング処理して開口を設
け、且つフィールド酸化物の形状で絶縁領域を成長形成
させるものであって、この様□なフィールド酸化物の位
置決め及び寸法形成はエツチング処理後の窒化物層の形
状によって決定するものである。上掲の特許に詳細に開
示されている如く、フィールド酸化物を形成する場合に
、フィールド酸化物の完全な厚さから比較的薄いゲート
酸化物の厚さヘテーバ状に緩かに変化するものである。
７５年１０月２１日）は、ＭＯＳトランジスタを製造す
る方法を開示している。この特許に開示された技術に拠
れば、半導体基板上に形成された薄い酸化物層の上に形
成された窒化シリコン層をエツチング処理して開口を設
け、且つフィールド酸化物の形状で絶縁領域を成長形成
させるものであって、この様□なフィールド酸化物の位
置決め及び寸法形成はエツチング処理後の窒化物層の形
状によって決定するものである。上掲の特許に詳細に開
示されている如く、フィールド酸化物を形成する場合に
、フィールド酸化物の完全な厚さから比較的薄いゲート
酸化物の厚さヘテーバ状に緩かに変化するものである。
この様な緩かなテーバは、フィールド酸化物に於ける段
差によって開回路が形成される高い蓋然性なしにフィー
ルド酸化物を横切って延在し且つゲート酸化物の高さへ
緩かに鋒下するリードによってソース領域とドレイン領
域とを接続させることを可能とする利点を有するもので
ある。
差によって開回路が形成される高い蓋然性なしにフィー
ルド酸化物を横切って延在し且つゲート酸化物の高さへ
緩かに鋒下するリードによってソース領域とドレイン領
域とを接続させることを可能とする利点を有するもので
ある。
上掲した特許に拠ればこの様な緩かなテーバとすること
は利点のあることであるが、チップの集積度を増加させ
る為に半導体装置の高密度化を図ることも極めて望まし
いことである。この様な高密度化は一層極端なテーバを
設けることによって可能なものであるが、上述した如く
開回路（遮断）の発生を回避する為にこの様なテーバは
清かであることが確保されねばならない。
は利点のあることであるが、チップの集積度を増加させ
る為に半導体装置の高密度化を図ることも極めて望まし
いことである。この様な高密度化は一層極端なテーバを
設けることによって可能なものであるが、上述した如く
開回路（遮断）の発生を回避する為にこの様なテーバは
清かであることが確保されねばならない。
本発明は、以上の点に鑑みなされたものであって、従来
技術に於けるよりもフィールド酸化物の本体とゲート酸
化物との間により一層極端なテーバを与えることの可能
な半導体装置のフィールド酸化物の製造方法を提供する
ことを目的とする。
技術に於けるよりもフィールド酸化物の本体とゲート酸
化物との間により一層極端なテーバを与えることの可能
な半導体装置のフィールド酸化物の製造方法を提供する
ことを目的とする。
即ち、本発明によれば、半導体装置の絶縁領域を形成す
る方法であって、半導体物質からなる基板を用意し、前
記基板上に酸化物層を形成し、前記酸化物層上に前記酸
化物層の１部を露出する開口を有する窒化物マスクを形
成し、その結果得られる構成体上にポリシリコン層を形
成し、その結果得られる構成体を酸化して絶縁領域を成
長形成することを特徴とするものである。
る方法であって、半導体物質からなる基板を用意し、前
記基板上に酸化物層を形成し、前記酸化物層上に前記酸
化物層の１部を露出する開口を有する窒化物マスクを形
成し、その結果得られる構成体上にポリシリコン層を形
成し、その結果得られる構成体を酸化して絶縁領域を成
長形成することを特徴とするものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳報に説明する。第１ａ図に示した如く、例え
ばシリコンの様な半導体物質からなる基板１０の上に酸
化物層１２を形成する。酸化物層１２は、典型的には、
基板１ｏを熱酸化することによって形成する。次いで、
酸化物層１２の上に窒化シリコン層１４を形成する。次
いで、窒化シリコン層１４を選択的にエツチング処理し
て、酸化物層１２の１部を露出させる（第１ｂ図）。こ
の様なエツチング処理は、例えば、米国特許第３，９１
３，２１１号に開示された方法に従って行なう。
に付いて詳報に説明する。第１ａ図に示した如く、例え
ばシリコンの様な半導体物質からなる基板１０の上に酸
化物層１２を形成する。酸化物層１２は、典型的には、
基板１ｏを熱酸化することによって形成する。次いで、
酸化物層１２の上に窒化シリコン層１４を形成する。次
いで、窒化シリコン層１４を選択的にエツチング処理し
て、酸化物層１２の１部を露出させる（第１ｂ図）。こ
の様なエツチング処理は、例えば、米国特許第３，９１
３，２１１号に開示された方法に従って行なう。
次いで、その結果得られる構成体を１４１１度の酸化雰
囲気中に載置する。雰囲気中の酸素がシリコン基板１０
からのシリコンと結合して酸化半導体物資の厚い領域、
即ち絶縁領域乃至はフィールド酸化物１６を形成する（
第１ｃ図）。次いで、窒化物層１４をエツチング処理し
て第１ｄ図に示した構成とする。更に、米国特許第３，
９１３，２１１号に開示されている様な方法を適用して
、半導体装置を完成することが可能である。
囲気中に載置する。雰囲気中の酸素がシリコン基板１０
からのシリコンと結合して酸化半導体物資の厚い領域、
即ち絶縁領域乃至はフィールド酸化物１６を形成する（
第１ｃ図）。次いで、窒化物層１４をエツチング処理し
て第１ｄ図に示した構成とする。更に、米国特許第３，
９１３，２１１号に開示されている様な方法を適用して
、半導体装置を完成することが可能である。
上掲した特許に開示されている如く、厚いフィールド酸
化物１６は酸化物部分１２ａに向かって緩かなテーバを
有している。このことは成る種の利点を提供するもので
あるが、−構成る適用場面に於いては、隣接する半導体
装置の活性領域が互いに一層近接して位置されることが
可能であるようにテーバを増加させて適切なフィールド
酸化物特性を維持することが望ましい場合もある。
化物１６は酸化物部分１２ａに向かって緩かなテーバを
有している。このことは成る種の利点を提供するもので
あるが、−構成る適用場面に於いては、隣接する半導体
装置の活性領域が互いに一層近接して位置されることが
可能であるようにテーバを増加させて適切なフィールド
酸化物特性を維持することが望ましい場合もある。
本発明の１実施例に付いて、第２ａ図乃至第２ｆ図を参
考に説明する。シリコン基板２０の上に酸化物の薄い層
２２が設けられており、その上に窒化シリコン層２４が
設けられている（第２ｅ図）。前述した如く酸化物層２
２の上のマスクとして機能させる為に窒化物層２４をエ
ツチング処理して、酸化物層２２の１部を露出させる開
口を画定する。フィールド酸化物を成長形成する前に、
ポリシリコンの薄い層２８を本構成体の上に付着形成す
る（第２ｂ図）。次いで、その結果得られる構成体を酸
化して、絶縁°領域３０を成長形成する（第２Ｃ図及び
第２ｄ図）。次いで、その酸化物をエツチング処理して
第２ｅ図に示した構成とし、次に、窒化物２４をエツチ
ング処理して第２ｆ図に示した構成とする。図示した如
く、本発明に基づいて形成されるテーバＡは、従来技術
に於いて対応するテーバＡ−よりも幾分大きな角度を有
している。この点の特徴に付いて、以下に更に詳説する
。
考に説明する。シリコン基板２０の上に酸化物の薄い層
２２が設けられており、その上に窒化シリコン層２４が
設けられている（第２ｅ図）。前述した如く酸化物層２
２の上のマスクとして機能させる為に窒化物層２４をエ
ツチング処理して、酸化物層２２の１部を露出させる開
口を画定する。フィールド酸化物を成長形成する前に、
ポリシリコンの薄い層２８を本構成体の上に付着形成す
る（第２ｂ図）。次いで、その結果得られる構成体を酸
化して、絶縁°領域３０を成長形成する（第２Ｃ図及び
第２ｄ図）。次いで、その酸化物をエツチング処理して
第２ｅ図に示した構成とし、次に、窒化物２４をエツチ
ング処理して第２ｆ図に示した構成とする。図示した如
く、本発明に基づいて形成されるテーバＡは、従来技術
に於いて対応するテーバＡ−よりも幾分大きな角度を有
している。この点の特徴に付いて、以下に更に詳説する
。
第２ｂ図に示した構成体を酸化する過程に於いて、最初
の内は、ポリシリコン層２８の露出表面に沿って酸化が
行なわれる。この様な酸化物の成長は、ポリシリコン層
２８が酸化され窒化物層２４及び酸化物層２２に到達す
るまで行なわれる（第２Ｃ図）。従って、ある厚さを持
った酸化物１１３２は、窒化物層２４の部分２４ａ及び
２４ｂを何等持上げることなしに成ム形成される。この
ことを従来技術と比較した場合に、従来技術に於いては
、フィールド酸化物１６を成長形成する場合に、まさに
その開始時点から窒化物層１４の内側部分１４ａ及び１
４ｂが持上げられる状態となっている。
の内は、ポリシリコン層２８の露出表面に沿って酸化が
行なわれる。この様な酸化物の成長は、ポリシリコン層
２８が酸化され窒化物層２４及び酸化物層２２に到達す
るまで行なわれる（第２Ｃ図）。従って、ある厚さを持
った酸化物１１３２は、窒化物層２４の部分２４ａ及び
２４ｂを何等持上げることなしに成ム形成される。この
ことを従来技術と比較した場合に、従来技術に於いては
、フィールド酸化物１６を成長形成する場合に、まさに
その開始時点から窒化物層１４の内側部分１４ａ及び１
４ｂが持上げられる状態となっている。
本発明によれば、更に酸化を行なうことによって基板２
０の幾らかが酸化され、フィールド酸化物３０が完全に
成長形成される（第２ｄ図）。この工程に於いて、酸化
物層３２が存在することによって、フィールド酸化物３
０が成長形成する場合に窒化物層の内側部分２４ａ及び
２４ｂが上昇することが妨げられ、従ってフィールド酸
化物３０と酸化物部分２２ａとの間のテーバが、従来技
術に於ける如く窒化物が上昇される場合よりも一層極端
な角度を有するものとなる。
０の幾らかが酸化され、フィールド酸化物３０が完全に
成長形成される（第２ｄ図）。この工程に於いて、酸化
物層３２が存在することによって、フィールド酸化物３
０が成長形成する場合に窒化物層の内側部分２４ａ及び
２４ｂが上昇することが妨げられ、従ってフィールド酸
化物３０と酸化物部分２２ａとの間のテーバが、従来技
術に於ける如く窒化物が上昇される場合よりも一層極端
な角度を有するものとなる。
従来技術の方法に於ける別の欠点としては、酸素が１１
０ばかりでなく窒化物１４とも反応するので、フィール
ド酸化物１６を成長形成した場合に（第１Ｃ図）、ある
条件下に於いて領域４０に酸素窒化物（オキシナイトレ
イト）が形成されるということである。周知の如く、こ
の酸素窒化物は、窒化物層１４をエツチング処理した後
もその場所に残存し、優に領域４０に成長形成されるべ
きゲート酸化物がそれに隣接する領域に於けるよりも一
層遅い速度で成長させることとなる。一方、本発明に於
いては、従来技術の場合と興なって、フィールド酸化物
の成長過程に於いて窒化物１２４が酸素に直接露呈され
ていないので、この様な問題は存在しない。
０ばかりでなく窒化物１４とも反応するので、フィール
ド酸化物１６を成長形成した場合に（第１Ｃ図）、ある
条件下に於いて領域４０に酸素窒化物（オキシナイトレ
イト）が形成されるということである。周知の如く、こ
の酸素窒化物は、窒化物層１４をエツチング処理した後
もその場所に残存し、優に領域４０に成長形成されるべ
きゲート酸化物がそれに隣接する領域に於けるよりも一
層遅い速度で成長させることとなる。一方、本発明に於
いては、従来技術の場合と興なって、フィールド酸化物
の成長過程に於いて窒化物１２４が酸素に直接露呈され
ていないので、この様な問題は存在しない。
以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものではなく、
本発明の技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。例えば、本発明を実施す
るにあたり温度及び層の厚さ等は適宜決定可能なもので
ある。
本発明はこれら具体例に限定されるべきものではなく、
本発明の技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。例えば、本発明を実施す
るにあたり温度及び層の厚さ等は適宜決定可能なもので
ある。
第１ａ図乃至第１ｄ図は従来の半導体装置の製造工程の
各段階を示した各断面図、第２ａ図乃至第２ｆ図は本発
明の１実施例を示した工程の各段階に於ける工程を示し
た各断面図、である。 （符号の説明） ２０： シリコン基板 ２２： 酸化物■ ２４： シリコン窒化物層 ２８： ポリシリコン層 ３０： フィールド酸化物 特許出願人 フェアチアイルド カメラアンド イ
ンストルメント コーポレーション
各段階を示した各断面図、第２ａ図乃至第２ｆ図は本発
明の１実施例を示した工程の各段階に於ける工程を示し
た各断面図、である。 （符号の説明） ２０： シリコン基板 ２２： 酸化物■ ２４： シリコン窒化物層 ２８： ポリシリコン層 ３０： フィールド酸化物 特許出願人 フェアチアイルド カメラアンド イ
ンストルメント コーポレーション
Claims (1)
- 【特許請求の範囲】 １、半導体装置の絶縁領域を形成する方法に於いて、半
導体物質からなる基板を用意し、前記基板上に酸化物層
を形成し、前記酸化物層上に前記酸化物層の１部を露出
する開口を有するマスクを形成し、その結ｌ！轡られる
構成体の上にポリシリコン層を形成し、その結果轡られ
る構成体を酸化して絶縁領域を成長形成させることを特
徴とする方法。 ２、上記第１項に於いて、前記マスクが窒化シリコンで
形成されることを特徴とする方法。 ３、上記１１項に於いて、前記絶縁領域を成長形成した
後に前記酸化物層をエツチング処理することを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26676781A | 1981-05-26 | 1981-05-26 | |
| US266767 | 1988-11-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589343A true JPS589343A (ja) | 1983-01-19 |
Family
ID=23015923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8813782A Pending JPS589343A (ja) | 1981-05-26 | 1982-05-26 | 半導体装置内に於いてエンクロ−チメントを減少させる方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0067738A3 (ja) |
| JP (1) | JPS589343A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880008448A (ko) * | 1986-12-17 | 1988-08-31 | 강진구 | 측면 격리 소자 분리방법 |
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| KR930011460B1 (ko) * | 1991-01-22 | 1993-12-08 | 삼성전자 주식회사 | 반도체 장치의 소자분리 영역 형성방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911168A (en) * | 1973-06-01 | 1975-10-07 | Fairchild Camera Instr Co | Method for forming a continuous layer of silicon dioxide over a substrate |
| JPS5197385A (en) * | 1975-02-21 | 1976-08-26 | Handotaisochino seizohoho | |
| JPS55153342A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device and its manufacture |
-
1982
- 1982-05-18 EP EP82400922A patent/EP0067738A3/en not_active Withdrawn
- 1982-05-26 JP JP8813782A patent/JPS589343A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0067738A2 (en) | 1982-12-22 |
| EP0067738A3 (en) | 1986-06-11 |
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