JPS5893225A - 半導体薄膜構造の製造方法 - Google Patents

半導体薄膜構造の製造方法

Info

Publication number
JPS5893225A
JPS5893225A JP56190634A JP19063481A JPS5893225A JP S5893225 A JPS5893225 A JP S5893225A JP 56190634 A JP56190634 A JP 56190634A JP 19063481 A JP19063481 A JP 19063481A JP S5893225 A JPS5893225 A JP S5893225A
Authority
JP
Japan
Prior art keywords
crystal
film
semiconductor
sin
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56190634A
Other languages
English (en)
Inventor
Kazumichi Omura
大村　八通
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP56190634A priority Critical patent/JPS5893225A/ja
Publication of JPS5893225A publication Critical patent/JPS5893225A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の嘱する技術分骨 本発明は絶縁基板上半導体尋結晶Ｖ膜、就中半導体を板
上の絶縁膜上へ半導体基板上から半導体結晶表面が延在
する薄膜１造に関する。
従来技術とその間題徹 絶縁基板上の一帖晶薄膜はＳＯＳ　（サファイア−ヒの
シリコン）の例でも判るように次のような利点を有する
。すなわち■薄膜を島状に分離し又は誘電体分離により
素子間の分離が容易且つ完全に出来ろ。■拡散、イオン
注入等で不純物を絶縁膜界面まで導入するときはｐ　−
　ｎ接合の面積を著しく小さく出来るだめ浮遊容量が従
って小さく高速動作が可能。■この薄嘆上にＭＯ８イン
バータを作るときけ基板バイアス効果がないことからス
イッチング速度が大きい等である。絶縁基板が半導体基
板上の誘電体薄膜であり、その開孔部で誘電体４暎上り
半導体膜と基板半導体と連結する構造の一場合、半導体
等板から心気抵抗が単結晶のため低いといった利点があ
り、抵抗の高い多結晶を堆積したものより優れている。
このような４嗅構造は最近発達したレーザーアニール法
で部分的に可能となっている。すなわち半導体Ｓ１１を
・酸化ｌ〜、或は５ｉ０２２を表面に堆積し、この一部
を除去或は開孔し多情晶ｓｔ　３を全面に被着し半導体
表面から５ｉ０２上まで多結晶膜が連続して延在するよ
うにし、次にパルス巾２ｏｎｓ程嘘、エネルギー密度１
〜２　Ｊ　／ｒｒ／Ｉ稈１屍のルビーレーザーパルスを
半導体表面から８　＋　０２上半・導体までを覆うよう
に照射するときは画部分の半導体薄膜１−が溶融し、固
化する。その際液相エピタキシャル成長により先づ半導
体基板上が単結晶化し次いで５ｉ０２　）：半導体も固
化単結晶化される（＃Ｊ１図）。
この方法１／Ｃおいては咀にｃｗ　（連続）レーデ−光
を走査する方が、ＳｉＯ２上の単結晶をより大面積化出
来ることが判ってきている。しかしながらこの方法は液
相エピタキシャル法でちるので液体状態での表面張力に
より凝集が起り５１０２上の半導体嘆に孔があき吠は堆
積した滑らかな表面が凹凸或は波状になる。そこで液相
成長の代りに同相成長法が考案された。すなわち露出半
導体の表面処理をよく行ないアモルファス単結晶を１１
（檀し同相成長を行なわせる。すなわち先づ嗅結晶基板
上を内相エピタキシャル成長せしめたｔｌｓｉＯｚ上ア
モルファス半導体をも同相エピタキシャル成長せしめテ
ｔ４１結晶薄嘆とするものである。同相成長においては
原子は高々結晶格子間隔長位しか移動しないので相積ア
モルファス半導体の表面形状は平滑／７′）ま呼で保た
れ凹凸等が生ずることがない。
このように潰れた半導体薄膜形成法であるが、５ｉ０２
上へ固相エピタキシャル成長が仏性する際に５Ｉ０２嘆
端付近で嚇結晶茎根方位と無関係の方位の結晶核が発生
し易く、その結果５Ｉ０２上が多情晶化することが透過
電子顕微鏡（’ｒｇ山隻祭で判ｊった。
更に詳細に検討した結果、第２１ｇ＋で示すようにＳ　
ｉ　竿＜４晶１露出面上のアモルファスや導体３が同相
エピタキシャル成長する際に体積変化、恐らく収縮を起
し、５ｉ０２２端部でアモルファス半導体と亀裂分離し
、アモルファス部分は基準となるべき：：： 種喚結晶を持たなくなる結果、任意の方位の結晶が発生
する為と考えられろ。破線３′は被着時のアモルファス
表ｍ　ヲ示ス。
発明の目的 本発明はこのような事情に鑑みてなされたもので単結晶
化を容易にする事を目的とする。
発明の概要 本発明は、半導体結晶表面に選択的に耐酸化性膜を形成
して選択酸化を行な（八、耐酸化性膜を除去して結晶表
面から酸化膜上に１リアモルファス半導体を形成し、ア
ニールにより同相エピタキシャル成長させるものである
。
究明の効果 同相成長における単結晶化を峨躍的に高める事が出来ろ
。
発明の実施例 （１００）Ｓｉウェハ１を１０００°Ｃでドライ・酸化
を行とＳｉＨ４の熱分解によりＳｉｘ模を約１０００Ａ
唯積する。次に通常の−ｙｔ、食刻とプラズマエツチン
グにより３μｍの８ｉＮ帯を残し、両側２０μｍ巾のＳ
　ｔ　Ｎを１全去する。つまり３ａｒｎ巾のＳｉＮ帯と
２０．ａｍ巾の除去部の繰返しである。次に湿式酸化（
でより８ｉＮを除去１〜だ部分に３ｏｏｏＸの５ｉｏ２
２を形成する。
其の後プラズマエツチングでＳｒＮを除去、ＳｉＮ下）
’ｌ１０２　＆７に：）（Ｆ”：２０　：ｔａ＠）ｒ−
ｉＦ溶ｇテ１ｌ−１１，、そのま＼乾燥し、真空蒸着−
４置に入れる。１ｏ−８Ｔｏｒｒのに空で観子ビーム項
着でＳｉ　３を４ｎｏｏＫ堆積した。其の後Ｎ２中、５
７５°Ｃで１０ｎｈｒ７二−７しし＊−（＄３図）。次
ウェハの裏面より薄くエッチして行き表面１４造をＴ”
Ｆ３Ｍ　＋４察した。その結果、露出したＳｉｌ結晶上
に唯積した蒸着Ｓｔは勿論ＳｉＯ２上の吐ｆｆ１ｓｉも
（１（１０）方立の曝侍晶薄膜となっていた。Ｓｉ　％
結晶から同相エピタキシャル１１が進み更に漢方向に進
行１〜たと考えられる。５ｉｏ２上の単結晶の割合はウ
ェハ内で略９０％であり残は横方向同相エピタキシャル
成長が完成する前に８＋０２上で発明したランダムな方
位の結晶から成っている。又、従来の方法で試作し比較
した。すなわち（１００）８４上にａｏｏｏＸの５ｉ０
２を被着形成、光負刻と化学エツチングにより２０μｍ
巾の１ｉ０２帯が３、ａｍ巾のＳｉ露出部でへだてられ
ている構造を製作、実施例同様Ｓ＋を蝮着、アニールし
た。’ｐｇ：４．硯瞑では５１０２上は約５０係が争枯
晶であり、５ｉＵ２　　端で１１０の方位の清晶核が発
生していることが判った。
これは第２図の説明のような事情によるものと考對−ら
れる。−力木発明に訃いては耐酸化膜の端でこれを押し
七げろように５ｉ０２が形成される持果酸化膜端の形状
が急岐でなく、汀勾配も連続的であ次に実施例１と同じ
方法でＳＩＮ帯を形成しだ後Ｓｉ嘔吉晶１面を祷出し、
）（ＦおよびトＴＮＯ３溶液でＳｉを１５００′Ｉ−エ
ッチしそのｆ＆湿式酸化でこの部分＋ｃａｎｏｏＫの５
ｉｎ２２を形成した。実施例１の如＜　ＳＩＮ訃よびそ
の直下のＳ　ｉＱ２を１余去し減ＦＥ（ｒ、ｐ）ｃｖｎ
法−ｒ多結晶Ｓｉ　２を４１１００　Ｋ　ｓ積し趣。１
０００’０１　ｈｒ　Ｎ２　中テ％処理後３００ＫＶ、
　１２０ＫＶｆ夫々Ｉ　Ｘ　１０　　／ｌｉ　Ｓｉをイ
オン注入した。これにより堆積Ｓｉはアモルファスとな
った。Ｎ２中５７５°０で１０１１ｈｒアニールした。
Ｔ討覗察の、＠米、５１０２上もその９５チの面積が基
板（１１１０）と同方位で且連続した単結晶膜でちった
。
次に実権例１において３１Ｎをマスクとしてす化し、Ｓ
”２　ｔ　’ｆｅ　或ｌ、、ＳｉＮ　［％−ｊ　Ｕ　Ｋ
）下ノ５ｉ０２ｔ［−＆Ｌｔつ、１ハを１Ｏ−１０Ｔｏ
ｒｒの氏空Ｆで１０００’（１１０−ηｉｎ保ち学侍晶
′ｌＫ川面を清浄にした俊７１）。
°ＣでＳｉを４ｎｏｎＫ環着（また。学結晶−Ｆではエ
ピタキシャル成長により嚇啼晶が成長していたが８＋０
２トは多結晶でありだ。３００　ＫＶ、　１２０ＫＶで
夫々３×１（１／ｃｎｔＳｉをイオン注入１７アモルフ
ァス化し、同様に５７５°０１００ｈｒアニールした。
Ｓ＋０２　Ｆの単結晶の面積は９３憾に達した。この５
ｉ０２上昨清晶膜にチャネル長、チャネル中央々５μｍ
のｎｆヤネル；＃）Ｓトランジスタを形成ｊ〜、その電
子成界幼果易動關μＰＢｉを測定した所その最大値は９
００−＊／　ｖ・ＳｅＣで、これけバセク（１００）基
板上に製作した同様なトランジスタの９５０１ｒ／ｌ／
　ｖ＊　ｓｅｃに匹敵する値である。
このように本発明は擾れだ絶縁１摸上半・略体結晶、半
導体４１漠嘴造を堤−するものと言えよう。
尚実権例ではＳｉ　％板の上にＳｉを堆積する喝合を１
ボベだがヘデローピタ１シャル成長が０Ｔ能な結晶構造
の類似する例えば（）ｅを堆積して本発明の薄膜構造を
作ることが出来ろことけｇうまでもない。
耐酸化膜としてＳＩＮを述べたがＰｔ等の金属でも良い
。
【図面の簡単な説明】
第１図、第２図は従来例を説明する断面図、第３図及び
第４図は本発明の詳細な説明する断面図である。 第　　４　　図

Claims (1)

  1. 【特許請求の範囲】 １）半導体結晶表面に選択的に耐酸化膜を形成する工程
    と、酸化により半導体結晶表面に酸化膜を形成する工程
    と、耐酸化膜を除去して耐酸化膜下の半導体結晶表面を
    露出する工程と、アモルファス半導体を半導体結晶表面
    から虐化嘆上に延在せしめる工程と、アニールにより、
    単結晶基板露出部上アモルファス半導体を同相エピタキ
    シャル成長せしめ次いで隣接酸化膜上アモルファス半導
    体をも固相エピタキシャル成長せしめ単結晶化した半導
    体薄膜構造の製債方法。 ２）耐實化性膜をマスクとして半導体をエッチし、次に
    酸化ＶＣより開孔部［９化膜を形成する工程を備えた事
    を特徴とする特許 記載の半導体薄膜構造の製造方法。
JP56190634A 1981-11-30 1981-11-30 半導体薄膜構造の製造方法 Pending JPS5893225A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56190634A JPS5893225A (ja) 1981-11-30 1981-11-30 半導体薄膜構造の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56190634A JPS5893225A (ja) 1981-11-30 1981-11-30 半導体薄膜構造の製造方法

Publications (1)

Publication Number Publication Date
JPS5893225A true JPS5893225A (ja) 1983-06-02

Family

ID=16261328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56190634A Pending JPS5893225A (ja) 1981-11-30 1981-11-30 半導体薄膜構造の製造方法

Country Status (1)

Country Link
JP (1) JPS5893225A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62118513A (ja) * 1985-11-19 1987-05-29 Sony Corp 半導体層の固相成長方法
JPS62239520A (ja) * 1986-04-11 1987-10-20 Nec Corp Ｓｏｉ膜の形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5544789A (en) * 1978-09-27 1980-03-29 Nec Corp Formation of mono-crystal semiconductor layer
JPS5678155A (en) * 1979-11-30 1981-06-26 Hitachi Ltd Semiconductor device and manufacture thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5544789A (en) * 1978-09-27 1980-03-29 Nec Corp Formation of mono-crystal semiconductor layer
JPS5678155A (en) * 1979-11-30 1981-06-26 Hitachi Ltd Semiconductor device and manufacture thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62118513A (ja) * 1985-11-19 1987-05-29 Sony Corp 半導体層の固相成長方法
JPS62239520A (ja) * 1986-04-11 1987-10-20 Nec Corp Ｓｏｉ膜の形成方法

Similar Documents

Publication Publication Date Title
JP2889588B2 (ja) 単結晶半導体材料層及び絶縁材料層の交番の形成方法
WO1986002198A1 (fr) Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres
US5363793A (en) Method for forming crystals
US5690736A (en) Method of forming crystal
JP2660064B2 (ja) 結晶物品及びその形成方法
JP2785918B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JP2690412B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JPS5893225A (ja) 半導体薄膜構造の製造方法
JPH0475649B2 (ja)
JPS6047239B2 (ja) 単結晶シリコン薄膜の製造方法
EP0289114B1 (en) Process for producing crystals on a light-transmissive substrate
JPH05121321A (ja) シリコンの結晶成長法
JPS59128292A (ja) 薄膜の結晶化方法
EP0455981A1 (en) Method of forming crystals
JPS5893226A (ja) 半導体薄膜構造の製造方法
JPH0832037A (ja) 半導体基板の作製方法
JPH0620056B2 (ja) ＣａＦ▲下２▼膜成長方法
JP3053678B2 (ja) 半導体装置の製造方法
JPS6191917A (ja) 半導体薄膜結晶の製造方法
JPH05335234A (ja) 半導体基板の製造方法
JP2793241B2 (ja) Ｓｏｉ形成法
JPS5893218A (ja) 半導体薄膜構造の製造方法
JPS5946021A (ja) 半導体装置の製造方法
JPS6219046B2 (ja)
JPS5831515A (ja) 半導体薄膜の製造方法