JPS5886771A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5886771A JPS5886771A JP18477381A JP18477381A JPS5886771A JP S5886771 A JPS5886771 A JP S5886771A JP 18477381 A JP18477381 A JP 18477381A JP 18477381 A JP18477381 A JP 18477381A JP S5886771 A JPS5886771 A JP S5886771A
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体装置に係り、峙に多結晶シリコン層及び
絶縁Ｍを利用し７’Ｃ絶縁ゲート型電界効果トランジス
ター構造及びその製造に有力な効果を発揮する牛導体果
ＭＲ回路に関する。
絶縁Ｍを利用し７’Ｃ絶縁ゲート型電界効果トランジス
ター構造及びその製造に有力な効果を発揮する牛導体果
ＭＲ回路に関する。
一般に、シリコンゲートを有する絶縁ゲート型電界効果
トランジスタ（以下、ＭＯＳトランジスタ）の果槓回繕
構造は、多結晶シリコン層をＰＲ技術を用いて選択的エ
ツチングして、クリコ／ゲ−）＄ｔ−作シ、ｖ４面の多
結晶シリコン層を除去してシリコンゲートＭＯＳトラン
ジスタを形成している。
トランジスタ（以下、ＭＯＳトランジスタ）の果槓回繕
構造は、多結晶シリコン層をＰＲ技術を用いて選択的エ
ツチングして、クリコ／ゲ−）＄ｔ−作シ、ｖ４面の多
結晶シリコン層を除去してシリコンゲートＭＯＳトラン
ジスタを形成している。
まず、従来のシリ２コンゲー）ＭＯＳ）ランジスタを備
える半導体集積回路及びその製造方法について第１図乃
−至第６図ｔ−＃照して説明する。先ず、第１図に示す
ように、Ｐｉｉ１シリコン基板１に厚い酸化ｇ３ａｔ−
ＰＲ技術を用いて選択的エツチングししかる後にＮ型不
純物を拡散してＮ型の高濃度不純物１１ （ソース部及
びドＶ−イン部）２形成する。次に第２図に示すように
、ゲート部を形成する為に膜厚５００〜７００λの薄い
酸化膜３ｂ’２形成する。次にｉ４３図に示すように、
多結晶７リコン）ａ４ｔ−形成する。次に第４図に示す
ように、ＰＲｖＬ術を用いて多結晶シリコン層４をエツ
チング除去しゲート部の７リコノゲートを形成する。次
に第５図に示すように、多結晶シリコン層４０ｉ面及び
表面を酸化膜３Ｃに変える。矢に第６図に示すように、
Ｐ几技術を用−てコンタクトの開孔部を１乍り、しかる
後に導電性家属５會附着し、シリコンゲー）ＭＯＳ）ラ
ンジスタを形成する。
える半導体集積回路及びその製造方法について第１図乃
−至第６図ｔ−＃照して説明する。先ず、第１図に示す
ように、Ｐｉｉ１シリコン基板１に厚い酸化ｇ３ａｔ−
ＰＲ技術を用いて選択的エツチングししかる後にＮ型不
純物を拡散してＮ型の高濃度不純物１１ （ソース部及
びドＶ−イン部）２形成する。次に第２図に示すように
、ゲート部を形成する為に膜厚５００〜７００λの薄い
酸化膜３ｂ’２形成する。次にｉ４３図に示すように、
多結晶７リコン）ａ４ｔ−形成する。次に第４図に示す
ように、ＰＲｖＬ術を用いて多結晶シリコン層４をエツ
チング除去しゲート部の７リコノゲートを形成する。次
に第５図に示すように、多結晶シリコン層４０ｉ面及び
表面を酸化膜３Ｃに変える。矢に第６図に示すように、
Ｐ几技術を用−てコンタクトの開孔部を１乍り、しかる
後に導電性家属５會附着し、シリコンゲー）ＭＯＳ）ラ
ンジスタを形成する。
上記の従来の構造音用いた場合、多結晶シリコン）−４
のエツチング精度に問題が必シゲート部の多結晶シリコ
ン層４幅又はチャンネル長の幅をコントロールすること
が非常に鑵しく、牛導体集積回晒製造に大きな問題とし
て上げられる。もう一つの問題として、多結晶シリコ／
層４をエツチング除去して形成する為に多結晶シリコン
Ｉ−４の段差に問題があり、導電性逮Ｊ４５ｔ−附層し
ｔ時、段部でのステップカバレージに問題が起きる。こ
のことにより前記に上げた２つの問題によシ特性値（Ｖ
Ｔ ） 又は配線部の段切れが起き、特性音悪化させひ
いては歩留、品質低下をもたらす重大な問題点があった
。
のエツチング精度に問題が必シゲート部の多結晶シリコ
ン層４幅又はチャンネル長の幅をコントロールすること
が非常に鑵しく、牛導体集積回晒製造に大きな問題とし
て上げられる。もう一つの問題として、多結晶シリコ／
層４をエツチング除去して形成する為に多結晶シリコン
Ｉ−４の段差に問題があり、導電性逮Ｊ４５ｔ−附層し
ｔ時、段部でのステップカバレージに問題が起きる。こ
のことにより前記に上げた２つの問題によシ特性値（Ｖ
Ｔ ） 又は配線部の段切れが起き、特性音悪化させひ
いては歩留、品質低下をもたらす重大な問題点があった
。
本発明の目的は、上記のような欠点のない半導体装置全
提供することにるる。
提供することにるる。
本発明の７１１徴は、前記シリコンゲートＭＯＳト＼−
〜−−一−〜−− ラ／ジスタ集積回路の多結晶シリコン層′Ｉｔ酸化物に
変えシリコンゲート部が多結晶シリコン層に側面が覆わ
れていることを特徴とする、早導体集槓回路の構造と製
法に関するものである。
〜−−一−〜−− ラ／ジスタ集積回路の多結晶シリコン層′Ｉｔ酸化物に
変えシリコンゲート部が多結晶シリコン層に側面が覆わ
れていることを特徴とする、早導体集槓回路の構造と製
法に関するものである。
本発明は列えば半導体集積回路のシリコンゲー）ＭＯＳ
）ラノジスタ構造について、多結晶シリコン膜を利用し
、ＭＯＳトランジスタのソース部、ドレイン部ｔ″作シ
ゲート部の多結晶シリコン層４ｔＰＲ技術と酸化技術を
用りて形成し、又この工ｉｔ行なうことによシフリフ／
ゲート部の平坦化ｔ−図９配一部の段切れ防止を行なう
。
）ラノジスタ構造について、多結晶シリコン膜を利用し
、ＭＯＳトランジスタのソース部、ドレイン部ｔ″作シ
ゲート部の多結晶シリコン層４ｔＰＲ技術と酸化技術を
用りて形成し、又この工ｉｔ行なうことによシフリフ／
ゲート部の平坦化ｔ−図９配一部の段切れ防止を行なう
。
これによって上記欠点を解消し、高信頼性の半導体集積
回路ｔ−提供するものである。
回路ｔ−提供するものである。
以下、実適例に基づき図面ｔ−参照して本発明を−ｎ州
に説明する。先ず第７図に示すように、Ｐ型シリコン基
板１に厚い酸化膜３ａｉＰＲＨ，ｉ術を用いて選択的ニ
ッチ／ブレ、ゲート部とソース部及びトレーイン部の開
孔部を形成する。次に第８図に示すようにゲート部を形
成する為に薄い酸化膜ａｂｔ膜厚にして５００〜７００
λを形成し、しかる後にＰＲ，技術を用いてソース部と
ドレｌイ／部の１孔部金形成する。次に第９図に示すよ
うに、多か８晶シリコン層４金成長する。しかる後に酸
化膜３ｄと窒化膜６を成長させる。次に第１０図に示す
ように、Ｐ比技術を用いて選択的に窒化膜６をエツチン
グ除去する。次に第１１図に示すように窒化Ｖ＆をマス
クにして多結晶シリコン層４を酸化［３ｅにする１、（
分離酸化） 次にＪ１２図に示すように、多結晶シリコン層４上につ
いている酸化膜３ｄと窒化膜６をジャストエッチを行な
う。多結晶シリコン層４の表面が出たら、Ｎ型の不純物
を多結晶シリ」ン層４の中に拡散し、しかる後に所足の
温度と時間で押込みを行ないソース部とドレイン部のＮ
型高濃度不純物層２を形成する。次に第１３図に示すよ
うに、Ｐｉｔ技術を用いてコンタクトの開孔部を作り、
シかる後に導電性金属５を耐層し、７リコ／ゲ一トＭＯ
Ｓトランジスタを形成する。
に説明する。先ず第７図に示すように、Ｐ型シリコン基
板１に厚い酸化膜３ａｉＰＲＨ，ｉ術を用いて選択的ニ
ッチ／ブレ、ゲート部とソース部及びトレーイン部の開
孔部を形成する。次に第８図に示すようにゲート部を形
成する為に薄い酸化膜ａｂｔ膜厚にして５００〜７００
λを形成し、しかる後にＰＲ，技術を用いてソース部と
ドレｌイ／部の１孔部金形成する。次に第９図に示すよ
うに、多か８晶シリコン層４金成長する。しかる後に酸
化膜３ｄと窒化膜６を成長させる。次に第１０図に示す
ように、Ｐ比技術を用いて選択的に窒化膜６をエツチン
グ除去する。次に第１１図に示すように窒化Ｖ＆をマス
クにして多結晶シリコン層４を酸化［３ｅにする１、（
分離酸化） 次にＪ１２図に示すように、多結晶シリコン層４上につ
いている酸化膜３ｄと窒化膜６をジャストエッチを行な
う。多結晶シリコン層４の表面が出たら、Ｎ型の不純物
を多結晶シリ」ン層４の中に拡散し、しかる後に所足の
温度と時間で押込みを行ないソース部とドレイン部のＮ
型高濃度不純物層２を形成する。次に第１３図に示すよ
うに、Ｐｉｔ技術を用いてコンタクトの開孔部を作り、
シかる後に導電性金属５を耐層し、７リコ／ゲ一トＭＯ
Ｓトランジスタを形成する。
上記のａａ’ｔ−使うことによってＭＯＳ）ランジスタ
のチャンネル長の安定化、又７リコ／ゲ一ト部の段差を
平坦にし配線部の断切れ防止全行なう。
のチャンネル長の安定化、又７リコ／ゲ一ト部の段差を
平坦にし配線部の断切れ防止全行なう。
これによって上記欠点を解消し高信頼性の牛導体巣槓回
路を実現するものである。
路を実現するものである。
第１図乃至第６図は従来技術全説明する几めの半導体！
ｉ！置の断面図、第７図乃至第１３図は本発明の半導体
装置の一実施例全説明するための工程順のｍ面図、であ
る。 なお図において、１・・・・・・Ｐ型シリコン基板、２
・・・・・・Ｎ型高濃度不純物層（ソース、ドレイン部
）、３ａ、３ｂ、３Ｃ，３ｄ、３ｅ−・・・・・シリコ
ン酸化膜、４・・・・・・多結晶シリコン層、５・・・
・・・導′１性金属、６・・・・・・窒化膜、である。
ｉ！置の断面図、第７図乃至第１３図は本発明の半導体
装置の一実施例全説明するための工程順のｍ面図、であ
る。 なお図において、１・・・・・・Ｐ型シリコン基板、２
・・・・・・Ｎ型高濃度不純物層（ソース、ドレイン部
）、３ａ、３ｂ、３Ｃ，３ｄ、３ｅ−・・・・・シリコ
ン酸化膜、４・・・・・・多結晶シリコン層、５・・・
・・・導′１性金属、６・・・・・・窒化膜、である。
Claims (2)
- （１）″Ｐ導体基板に形成され九シリコンゲートｔｖす
る帖縁ゲート型畦界効果トランジスタに於いて、該シリ
コンゲートの側面が絶縁物と多結晶シリコン層とに櫃わ
れていることを特徴とする半導体装置。 - （２）ゲート部の多結晶シリ」ン層と、ソース、ドレイ
ン部の引出し部とが同一多結晶７リコン層で形成されて
いることを特徴とするｍ ｓ’Ｆ ｍｆｌ求の範囲第（
１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18477381A JPS5886771A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18477381A JPS5886771A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886771A true JPS5886771A (ja) | 1983-05-24 |
Family
ID=16159057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18477381A Pending JPS5886771A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668027A (en) * | 1991-10-16 | 1997-09-16 | Nippon Steel Semiconductor Corporation | Method of manufacturing a MOS transistor semiconductor device |
-
1981
- 1981-11-18 JP JP18477381A patent/JPS5886771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668027A (en) * | 1991-10-16 | 1997-09-16 | Nippon Steel Semiconductor Corporation | Method of manufacturing a MOS transistor semiconductor device |
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