JPS5886735A - 多層構造半導体装置 - Google Patents
多層構造半導体装置Info
- Publication number
- JPS5886735A JPS5886735A JP56186023A JP18602381A JPS5886735A JP S5886735 A JPS5886735 A JP S5886735A JP 56186023 A JP56186023 A JP 56186023A JP 18602381 A JP18602381 A JP 18602381A JP S5886735 A JPS5886735 A JP S5886735A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- layer
- semiconductor devices
- multilayer structure
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、多層構造半導体装置に関するものである。
従来この種の半導体装置として第1図に示すものがあっ
た。図において(1)及び(2)は同−又は興なる機能
を有する半導体装置、(3)及び(4)はセラミック等
の物質で形成され、七〇それ半導体装i! (1)及び
(2)を固定するための基板、(5)は基板(3)又は
(4)上の電極配線用パッド、(6)は半導体装置(1
)又は(2)と基板(3)又は(4)上の電極配線用パ
ッド(5)とを接続する配線、(7)は一部の基板(3
)内を通り、基板(3)及び(4)上の特定の電極配線
用パッド(5) (5)相互間を接続するための配線を
示す。
た。図において(1)及び(2)は同−又は興なる機能
を有する半導体装置、(3)及び(4)はセラミック等
の物質で形成され、七〇それ半導体装i! (1)及び
(2)を固定するための基板、(5)は基板(3)又は
(4)上の電極配線用パッド、(6)は半導体装置(1
)又は(2)と基板(3)又は(4)上の電極配線用パ
ッド(5)とを接続する配線、(7)は一部の基板(3
)内を通り、基板(3)及び(4)上の特定の電極配線
用パッド(5) (5)相互間を接続するための配線を
示す。
第1図に示す従来の装置では、隣接する上下二層の半導
体装!(1)及び(2)の特定の電極配線用パッド(5
) (5)を接続する場合、第1図の(7)の様な一部
上層の半導体装置(1)の基板(3)を貫通し、該基板
(3)の下部に達している配線で下層の半導体装1t(
2)の基板(4)の接続したい電極配線用パッドと接続
していた。
体装!(1)及び(2)の特定の電極配線用パッド(5
) (5)を接続する場合、第1図の(7)の様な一部
上層の半導体装置(1)の基板(3)を貫通し、該基板
(3)の下部に達している配線で下層の半導体装1t(
2)の基板(4)の接続したい電極配線用パッドと接続
していた。
従来の多層構造を有する半導体装置は゛以上の様に構成
され、各層の半導体装置がそれぞれ独立の離間した基板
上に固定されているので、半導体装置全体が大きくなシ
、又任意の層の半導体装機間の接続が容易でない等の欠
点があった。
され、各層の半導体装置がそれぞれ独立の離間した基板
上に固定されているので、半導体装置全体が大きくなシ
、又任意の層の半導体装機間の接続が容易でない等の欠
点があった。
この発明は上記の様な従来のものの欠点を除去するため
になされたもので、各層の半導体装置を積層させて作り
、かつ各半導体装置の周辺部に配置された電極配線用パ
ッドを各層毎に階段状に並べることによシ、任意の層の
半導体装型間の接続を容易にし、かつ小型化できる多7
F1m造を有する半導体装置を提供することを目的とし
ている。
になされたもので、各層の半導体装置を積層させて作り
、かつ各半導体装置の周辺部に配置された電極配線用パ
ッドを各層毎に階段状に並べることによシ、任意の層の
半導体装型間の接続を容易にし、かつ小型化できる多7
F1m造を有する半導体装置を提供することを目的とし
ている。
以下、この発明の一実施例を図について説明する。第2
図において、(8)及び(9)はそれぞれ同−又は異な
る機能を有する半導体装置、QO及びaηはそれぞれ半
導体装置(8)及び(9)のlll極線線用パッドO2
は半導体装1m (8)及び(9)の任意の電極配線用
パッドを接続する電極接続用配線を示す。
図において、(8)及び(9)はそれぞれ同−又は異な
る機能を有する半導体装置、QO及びaηはそれぞれ半
導体装置(8)及び(9)のlll極線線用パッドO2
は半導体装1m (8)及び(9)の任意の電極配線用
パッドを接続する電極接続用配線を示す。
上記半導体装b!![(8)及び(9)は独立の離間し
た基板上に固定されているのではなく、適当な絶縁膜を
はさんで積層されておシ、さらに各半導体装置の周辺部
に配置された電極配線用パッドOQQηは第2図に示す
様に各層毎に階段状に並べられている。
た基板上に固定されているのではなく、適当な絶縁膜を
はさんで積層されておシ、さらに各半導体装置の周辺部
に配置された電極配線用パッドOQQηは第2図に示す
様に各層毎に階段状に並べられている。
各層の半導体装型間の接続は階段状に配置された任意の
−:極配、線用パッド間を電極接続用配線(6)で接続
することにより可能である。
−:極配、線用パッド間を電極接続用配線(6)で接続
することにより可能である。
なお、上記実施例では二層構造の半導体装置について説
明したが、三層以上の多層構造を有する半導体装置であ
ってもよく、上記実施例と同様の効果を奥する。
明したが、三層以上の多層構造を有する半導体装置であ
ってもよく、上記実施例と同様の効果を奥する。
以上の様に、この発明によりは複数個の半導体装置を積
層して形成し、各層の周辺部に配置された電極配線用パ
ッドを階段状に並べて相互配線を行なう構成にしたので
装部全体を小型にするとと ゛ができ、かつ任意の
層間の相互配線が容易にできるという効果がある。
層して形成し、各層の周辺部に配置された電極配線用パ
ッドを階段状に並べて相互配線を行なう構成にしたので
装部全体を小型にするとと ゛ができ、かつ任意の
層間の相互配線が容易にできるという効果がある。
第1図は従来の多層構造を有する半導体装置の側断面図
、第2図はこの発明の一実施例を示す多層構造を有する
半導体装置の側断面図である。 (8)及び(9戸・・半導体装置、αG及び0υ・・・
半導体装置の電極配線用パッド、@・・・上下層の半導
体装置の電極接続用配線。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −
、第2図はこの発明の一実施例を示す多層構造を有する
半導体装置の側断面図である。 (8)及び(9戸・・半導体装置、αG及び0υ・・・
半導体装置の電極配線用パッド、@・・・上下層の半導
体装置の電極接続用配線。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- 複数個の半導体装置を適当な絶縁膜を介して積層して形
成し、各層の半導体装置の周辺部に配置された電極配線
用パッドを各層毎に階段状に並べ相互に配線することを
特徴とする多層構造半導体装賑。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56186023A JPS5886735A (ja) | 1981-11-18 | 1981-11-18 | 多層構造半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56186023A JPS5886735A (ja) | 1981-11-18 | 1981-11-18 | 多層構造半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5886735A true JPS5886735A (ja) | 1983-05-24 |
Family
ID=16181037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56186023A Pending JPS5886735A (ja) | 1981-11-18 | 1981-11-18 | 多層構造半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5886735A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61292383A (ja) * | 1985-06-20 | 1986-12-23 | Sony Corp | 集積回路装置 |
US5184284A (en) * | 1991-09-03 | 1993-02-02 | International Business Machines Corporation | Method and apparatus for implementing engineering changes for integrated circuit module |
-
1981
- 1981-11-18 JP JP56186023A patent/JPS5886735A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61292383A (ja) * | 1985-06-20 | 1986-12-23 | Sony Corp | 集積回路装置 |
US5184284A (en) * | 1991-09-03 | 1993-02-02 | International Business Machines Corporation | Method and apparatus for implementing engineering changes for integrated circuit module |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004063667A5 (ja) | ||
JP2004165559A5 (ja) | ||
JPH03257893A (ja) | 多層配線基板の製造方法 | |
JPS63211663A (ja) | 回路基板 | |
JPS5886735A (ja) | 多層構造半導体装置 | |
JPH01274938A (ja) | 静電チャック基板 | |
JPS61288456A (ja) | 多層半導体装置の製造方法 | |
JPH0473960A (ja) | 半導体集積回路 | |
JPS6125218Y2 (ja) | ||
JPH02126665A (ja) | 半導体装置 | |
JPH01123347U (ja) | ||
JPH05218036A (ja) | 半導体装置 | |
JPS6070754A (ja) | 混成集積回路の製造方法 | |
JP2901311B2 (ja) | 半導体集積回路 | |
JPS584193Y2 (ja) | 多層配線装置 | |
JPS5889877A (ja) | 超伝導回路装置 | |
JPS60137051A (ja) | 半導体装置 | |
JPS59201478A (ja) | ジヨセフソン素子集積回路の製造方法 | |
JPS62154758A (ja) | 半導体装置とその製造法 | |
JPS61281563A (ja) | 超伝導回路装置 | |
JPS6355502U (ja) | ||
JPS63281499A (ja) | 多層配線基板 | |
JPS60198845A (ja) | 半導体装置 | |
JP2544749B2 (ja) | 半導体集積回路 | |
JPS6225858Y2 (ja) |