JPS61292383A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS61292383A JPS61292383A JP60134494A JP13449485A JPS61292383A JP S61292383 A JPS61292383 A JP S61292383A JP 60134494 A JP60134494 A JP 60134494A JP 13449485 A JP13449485 A JP 13449485A JP S61292383 A JPS61292383 A JP S61292383A
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- Japan
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- chip
- integrated circuit
- gaas
- circuit device
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光素子と電子素子とが集積されている回路装
置に関するものである。
置に関するものである。
本発明器マ、上記の様な集積回路装置において、光素子
と電子素子とを別個のチップに形成し、一方のチップを
他方のチップにマウントして一体化することによって、
プロセス上の困難さが少なくコストも低くしかも小形化
、高速化が可能な様にしたものである。
と電子素子とを別個のチップに形成し、一方のチップを
他方のチップにマウントして一体化することによって、
プロセス上の困難さが少なくコストも低くしかも小形化
、高速化が可能な様にしたものである。
近年、光通信システム等のために光・電子集積回路装置
が開発されつつある。この様な集積回路装置の一種とし
て、Ｍ＆Ｅ Ｖｏｌ、１１ Ｎａｌ Ｏ’８４１０
月号１０２〜１０７頁（工業調査会発行）には、光素子
と電子素子とのモノリシックな集積回路装置が示されて
いる。
が開発されつつある。この様な集積回路装置の一種とし
て、Ｍ＆Ｅ Ｖｏｌ、１１ Ｎａｌ Ｏ’８４１０
月号１０２〜１０７頁（工業調査会発行）には、光素子
と電子素子とのモノリシックな集積回路装置が示されて
いる。
ところが、上記の文献にも記載されている様に、光素子
と電子素子とには厚みに差があるために、モノリシック
な集積回路装置では、素子間に段差が生じてプロセス上
に困難さがある。
と電子素子とには厚みに差があるために、モノリシック
な集積回路装置では、素子間に段差が生じてプロセス上
に困難さがある。
またモノリシックな集積回路装置では、光素子と電子素
子との夫々について別個にプロセス制御を行うことがで
きないので、製造時の歩留が低くコストが高い。
子との夫々について別個にプロセス制御を行うことがで
きないので、製造時の歩留が低くコストが高い。
一方、アルミナ基板等を用いる従来のハイブリッド構成
では、上述の様な問題点は無いが、装置の小形化、高速
化が不可能である。
では、上述の様な問題点は無いが、装置の小形化、高速
化が不可能である。
本発明による集積回路装置は、光素子が形成されている
チップ１と電子素子が形成されているチップ２とのうち
の一方が他方にマウントされて互いに一体化されている
。
チップ１と電子素子が形成されているチップ２とのうち
の一方が他方にマウントされて互いに一体化されている
。
本発明による集積回路装置では、光素子と電子素子とが
別個のチップ１，２に形成されているので、各チップ１
，２内の素子間では段差がない。
別個のチップ１，２に形成されているので、各チップ１
，２内の素子間では段差がない。
また、光素子と電子素子との夫々について別個にプロセ
ス制御を行うことができるので、モノリシックな集積回
路装置に比べて、製造時の歩留が高い。
ス制御を行うことができるので、モノリシックな集積回
路装置に比べて、製造時の歩留が高い。
また、各チップ１．２はマウントによって一体化されて
いるので、光素子と電子素子とが互いに近接している。
いるので、光素子と電子素子とが互いに近接している。
以下、本発明の第１及び第２実施例を第１図及び第２図
を参照しながら説明する。
を参照しながら説明する。
第１図は、第１実施例を示している。この第１実施例で
は、発光素子としてのレーザダイオードや受光素子とし
てフォトダイオード等の光素子がＧａＡｓチップｌに形
成されており、光素子用の各種回路等を構成する電子素
子がＳｉチップ２に形成されている。
は、発光素子としてのレーザダイオードや受光素子とし
てフォトダイオード等の光素子がＧａＡｓチップｌに形
成されており、光素子用の各種回路等を構成する電子素
子がＳｉチップ２に形成されている。
ＧａＡｓチップ１とＳｉチップ２とは、製造からチップ
チェックまで別個に行われており、このチェックの後に
、ＧａＡｓチップ１がＳｉチップ２上にマウントされて
一体化されている。
チェックまで別個に行われており、このチェックの後に
、ＧａＡｓチップ１がＳｉチップ２上にマウントされて
一体化されている。
ＧａＡｓチップ１上の光素子とＳｉチップ２上の電子素
子とは金線３等で電気的に接続されており、更にＳｉチ
ップ２上の電子素子は金線４等でパッケージ５に電気的
に接続されている。
子とは金線３等で電気的に接続されており、更にＳｉチ
ップ２上の電子素子は金線４等でパッケージ５に電気的
に接続されている。
以上の様な第１実施例では、サイズの大きなトランジス
タ等の能動素子を含む出力回路を、ＧａＡｓチップ１に
は形成せずに、Ｓｉチップ２に形成することができる。
タ等の能動素子を含む出力回路を、ＧａＡｓチップ１に
は形成せずに、Ｓｉチップ２に形成することができる。
これは、出力回路の周波数がそれ程には高くなく、出力
回路をＧａＡｓチップ１に形成する必要性が少ないため
である。この結果、ＧａＡｓチップ１の面積を小さくし
て、製造時の歩留が元来低いＧａＡｓチップ１の歩留を
高めることができる。
回路をＧａＡｓチップ１に形成する必要性が少ないため
である。この結果、ＧａＡｓチップ１の面積を小さくし
て、製造時の歩留が元来低いＧａＡｓチップ１の歩留を
高めることができる。
また、上記の様な第１実施例では、受動素子である抵抗
やコンデンサをＳｉチップ２に集積化して形成し、パッ
ケージ５に起因する寄生容量や寄生インダクタンスと相
殺させることによって、高周波におけるＧａＡｓチップ
１の本来の能力を充分に発揮させることができる。
やコンデンサをＳｉチップ２に集積化して形成し、パッ
ケージ５に起因する寄生容量や寄生インダクタンスと相
殺させることによって、高周波におけるＧａＡｓチップ
１の本来の能力を充分に発揮させることができる。
第２図は、第２実施例を示している。この第２実施例は
、選択的エツチングによってＧａＡｓチ′ツブｌの厚さ
程度の凹部６がＳｉチップ２の表面に形成されており、
ＧａＡｓチップ１がこの凹部６にマウントされているこ
とを除いて、既述の第１実施例と実質的に同様の構成で
あってよい。
、選択的エツチングによってＧａＡｓチ′ツブｌの厚さ
程度の凹部６がＳｉチップ２の表面に形成されており、
ＧａＡｓチップ１がこの凹部６にマウントされているこ
とを除いて、既述の第１実施例と実質的に同様の構成で
あってよい。
この様な第２実施例では、ＧａＡｓチップ１に形成され
ている光素子とＳｉチップ２に形成されている電子素子
とを電気的に接続している金線３が、第１実施例の場合
よりも短くてよい。従って、金線３による寄生インダク
タンスを減少させることができて、高周波特性を更に向
上させることができる。
ている光素子とＳｉチップ２に形成されている電子素子
とを電気的に接続している金線３が、第１実施例の場合
よりも短くてよい。従って、金線３による寄生インダク
タンスを減少させることができて、高周波特性を更に向
上させることができる。
また、熱伝導率の低いＧａＡｓチップ１が熱伝導率の比
較的高いＳｉチップ２内に埋め込まれているので、Ｇａ
Ａｓチップ１に対する放熱効果が向上する。
較的高いＳｉチップ２内に埋め込まれているので、Ｇａ
Ａｓチップ１に対する放熱効果が向上する。
そして、この第２実施例の様に基板に凹部を形成しこの
凹部内へ他の素子を埋め込む技術は、光・電子集積回路
装置のみではなく他の高周波装置へも適用することがで
きる。
凹部内へ他の素子を埋め込む技術は、光・電子集積回路
装置のみではなく他の高周波装置へも適用することがで
きる。
なお以上の第１及び第２実施例において°、ＧａＡｓチ
ップ１に形成されている光素子とＳｉチップ２に形成さ
れている電子素子とは、素子単体であってもよいし、夫
々が集積化されていてもよい。
ップ１に形成されている光素子とＳｉチップ２に形成さ
れている電子素子とは、素子単体であってもよいし、夫
々が集積化されていてもよい。
また上記の第１及び第２実施例では、Ｓｉチップ２上に
単一のＧａＡｓチップ１がマウントされているが、マウ
ントされているチップは複数でもよく、またＧａＡｓチ
ップ１上にＳｉチップ２がマウントされていてもよく、
更にはこれらのチップの材料がＧａＡｓとＳｉとの組合
せ以外の他の組合せであってもよい。
単一のＧａＡｓチップ１がマウントされているが、マウ
ントされているチップは複数でもよく、またＧａＡｓチ
ップ１上にＳｉチップ２がマウントされていてもよく、
更にはこれらのチップの材料がＧａＡｓとＳｉとの組合
せ以外の他の組合せであってもよい。
本発明による集積回路装置では、各チップ内の素子間に
段差がないので、モノリシックな集積回路装置に比べて
プロセス上の困難さが少ない。
段差がないので、モノリシックな集積回路装置に比べて
プロセス上の困難さが少ない。
また、モノリシックな集積回路装置に比べて製造時の歩
留が高いので、コストを低減させることができる。
留が高いので、コストを低減させることができる。
また、光素子と電子素子とが近接しているので、アルミ
ナ基板等を用いるハイブリッド構成に比べて小形化、高
速化が可能である。
ナ基板等を用いるハイブリッド構成に比べて小形化、高
速化が可能である。
第１図及び第２図は本発明の夫々第１及び第２実施例を
示す側面図である。 なお図面に用いた符号において、 １−一−−−・−・・・・・・・・−ＧａＡｓチッフ。 ２−−−−−・−・−・−−−−−−−・Ｓｉチップで
ある。
示す側面図である。 なお図面に用いた符号において、 １−一−−−・−・・・・・・・・−ＧａＡｓチッフ。 ２−−−−−・−・−・−−−−−−−・Ｓｉチップで
ある。
Claims (1)
- 光素子が形成されているチップと電子素子が形成され
ているチップとのうちの一方が他方にマウントされて互
いに一体化されている集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134494A JPS61292383A (ja) | 1985-06-20 | 1985-06-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134494A JPS61292383A (ja) | 1985-06-20 | 1985-06-20 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292383A true JPS61292383A (ja) | 1986-12-23 |
Family
ID=15129631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134494A Pending JPS61292383A (ja) | 1985-06-20 | 1985-06-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292383A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790981A (en) * | 1980-11-27 | 1982-06-05 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5886735A (ja) * | 1981-11-18 | 1983-05-24 | Mitsubishi Electric Corp | 多層構造半導体装置 |
| JPS594064A (ja) * | 1982-06-18 | 1984-01-10 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 高周波回路装置 |
-
1985
- 1985-06-20 JP JP60134494A patent/JPS61292383A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790981A (en) * | 1980-11-27 | 1982-06-05 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5886735A (ja) * | 1981-11-18 | 1983-05-24 | Mitsubishi Electric Corp | 多層構造半導体装置 |
| JPS594064A (ja) * | 1982-06-18 | 1984-01-10 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 高周波回路装置 |
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