JPS5885986A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5885986A JPS5885986A JP56183843A JP18384381A JPS5885986A JP S5885986 A JPS5885986 A JP S5885986A JP 56183843 A JP56183843 A JP 56183843A JP 18384381 A JP18384381 A JP 18384381A JP S5885986 A JPS5885986 A JP S5885986A
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- JP
- Japan
- Prior art keywords
- data
- speed
- storage
- change
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子計算機の主記憶装置に係シ、特にバッファ
記憶を使用していない電子計算機におけるデータ参照・
変更に適した記憶装置に関する。
記憶を使用していない電子計算機におけるデータ参照・
変更に適した記憶装置に関する。
従来の電子計算機の主記憶装置は、全体が同一の素子で
構成されておシ１局所的に参照が集中するような動作を
示すプログラムのデータ参照・変更を高速化するために
１階層化されたバッファ記憶が用いられている。すなわ
ち、第１図に示すように、演算装置６からの要求に対し
て記憶制御装置２が、主記憶１またはバッファ記憶４を
選択し、バス５を経由してデータ転送を行なう。求める
データが主記憶１にあるか、バッファ記憶４にあるかは
、記憶制御装置２の中のテーブル３に登録されている。
構成されておシ１局所的に参照が集中するような動作を
示すプログラムのデータ参照・変更を高速化するために
１階層化されたバッファ記憶が用いられている。すなわ
ち、第１図に示すように、演算装置６からの要求に対し
て記憶制御装置２が、主記憶１またはバッファ記憶４を
選択し、バス５を経由してデータ転送を行なう。求める
データが主記憶１にあるか、バッファ記憶４にあるかは
、記憶制御装置２の中のテーブル３に登録されている。
この従来のものでは、全データのうちどの部分をバッフ
ァ記憶４に入れておくかによって、データ参照に要する
時間が異なる。これを決めるアルゴリズムには７アース
トやイン・ファースト・アウト（ｐｉｒｓｔ Ｉｎ ｐ
ｉｒｓｔ Ｑｕｔ ： ｐ工ＦＯ）、 ラースト・リー
セントリイ・ニースト（Ｊ、ａｓｔＢｅｃｅｎｔ１７
［Ｊｓｅｄ ： Ｌ Ｒ（） ）等があるが、そのどれ
を用いても実際のプログラムの挙動に完全には追従でき
ないため、事実上バッファ記憶が全くない場合と同様の
状態が発生することがあると言う欠点があった。
ァ記憶４に入れておくかによって、データ参照に要する
時間が異なる。これを決めるアルゴリズムには７アース
トやイン・ファースト・アウト（ｐｉｒｓｔ Ｉｎ ｐ
ｉｒｓｔ Ｑｕｔ ： ｐ工ＦＯ）、 ラースト・リー
セントリイ・ニースト（Ｊ、ａｓｔＢｅｃｅｎｔ１７
［Ｊｓｅｄ ： Ｌ Ｒ（） ）等があるが、そのどれ
を用いても実際のプログラムの挙動に完全には追従でき
ないため、事実上バッファ記憶が全くない場合と同様の
状態が発生することがあると言う欠点があった。
本発明の目的は、上記の欠点を回避し、データの参照、
変更に要する時間を短縮できる記憶装−を提供すること
にある。
変更に要する時間を短縮できる記憶装−を提供すること
にある。
このような目的を達成するために１本発明では、主記憶
装置の一部を高速素子で置換し、頻繁に参照されるデー
タを自動的に高速素子の領域に固定割付けを行なうよう
Ｋしたことに特徴がある。
装置の一部を高速素子で置換し、頻繁に参照されるデー
タを自動的に高速素子の領域に固定割付けを行なうよう
Ｋしたことに特徴がある。
従来は、プログラム実行時に参照されるデータがめる短
い時間内には狭い領域内に集中していることを前提にし
ている。これに対して、本発明では原プログラムの意味
上から、ひんにんに参照、変更が子側できる変数を、高
速素子の記憶領域に積極的に割付けることによって、デ
ータの参照。
い時間内には狭い領域内に集中していることを前提にし
ている。これに対して、本発明では原プログラムの意味
上から、ひんにんに参照、変更が子側できる変数を、高
速素子の記憶領域に積極的に割付けることによって、デ
ータの参照。
変更を高速化することをねらったものである。
以下、本発明の一実施例を図面によって説明する。第２
図は本発明を適用した場合の演算部と紀憚部の一実施例
である。主記憶は従来使用されているものと同じ素子の
部分７と、７Ｉｊ３速累子の部分８から傳成される。高
速素子の部分は４キロバイトから８キロバイ）６れば、
１つのジョブに対する貴求を満たすことができる。小屋
機の実装記憶でも２５６キロバイト以上のものが一般化
しているので、１Ｉｉｉｌｉ速素子の部分は全体の１／
１６程度である。
図は本発明を適用した場合の演算部と紀憚部の一実施例
である。主記憶は従来使用されているものと同じ素子の
部分７と、７Ｉｊ３速累子の部分８から傳成される。高
速素子の部分は４キロバイトから８キロバイ）６れば、
１つのジョブに対する貴求を満たすことができる。小屋
機の実装記憶でも２５６キロバイト以上のものが一般化
しているので、１Ｉｉｉｌｉ速素子の部分は全体の１／
１６程度である。
演算部１２からの要求によって、記憶制御装置９が績域
７または８を選択し、バス１１を経由してデータの続出
し、沓込みを行なう。主記憶の領域７と８では菓子の速
度が異なるので、演算部１２に対してそれを通知するた
め、主記憶がレディ状態になったことを示すタグ・ピッ
トｌＯを設け、これを用いて演算部１２に対して状態を
通知する。演算＄１２は主記憶がレディになるのを待っ
て処理を再開する。
７または８を選択し、バス１１を経由してデータの続出
し、沓込みを行なう。主記憶の領域７と８では菓子の速
度が異なるので、演算部１２に対してそれを通知するた
め、主記憶がレディ状態になったことを示すタグ・ピッ
トｌＯを設け、これを用いて演算部１２に対して状態を
通知する。演算＄１２は主記憶がレディになるのを待っ
て処理を再開する。
＊＊ｒに対しての処理は従来の記憶装置に対する処理と
同じでめシ、置載８ｒｃ対する処理はキャッシュ・メ、
そりに対する処理と同じでるる。
同じでめシ、置載８ｒｃ対する処理はキャッシュ・メ、
そりに対する処理と同じでるる。
第１図の従来の場合、バッファ記憶４と主記憶１との対
応を示すテーブルを格納するレジスタ３が、バッファ記
憶の記憶ブロックの分必賛になる。
応を示すテーブルを格納するレジスタ３が、バッファ記
憶の記憶ブロックの分必賛になる。
まえ、バッファ記憶のデー−を主記憶１の別のブロック
と入れ換える操作を制御装置２が行なう必要があるｓａ
ｔ！２図に示す本発明では、演３１１部１２から示され
た着地のデータがレディになったか否かを示す１ビツト
のレジスタがあれば良く、ノ（ツ７ア記憶の入れ換えも
不要である。
と入れ換える操作を制御装置２が行なう必要があるｓａ
ｔ！２図に示す本発明では、演３１１部１２から示され
た着地のデータがレディになったか否かを示す１ビツト
のレジスタがあれば良く、ノ（ツ７ア記憶の入れ換えも
不要である。
７４３図はフォート２ン（ＦＯＲ’ｒＲＡＮ ）プログ
ラムに対するデータ割付けをコンパイラが行なう場合の
、アルゴリズムの基本部分を示す。フォートランの場合
−は構造化されたデータは配列のみであム他はすべて単
純変数なので、この単純変数を高速−ｍ域に割付ければ
良い。すなわち、データが配列データかどうかを判定し
、配列データでおれば、−１Ｍ、？ｄｊ域７に割付け、
配列データでなければ、尚速填２＠８が割付けするよう
にする。コボル（Ｃ’（ＪＢＯＬ ）の場合は、非構造
化データであって。
ラムに対するデータ割付けをコンパイラが行なう場合の
、アルゴリズムの基本部分を示す。フォートランの場合
−は構造化されたデータは配列のみであム他はすべて単
純変数なので、この単純変数を高速−ｍ域に割付ければ
良い。すなわち、データが配列データかどうかを判定し
、配列データでおれば、−１Ｍ、？ｄｊ域７に割付け、
配列データでなければ、尚速填２＠８が割付けするよう
にする。コボル（Ｃ’（ＪＢＯＬ ）の場合は、非構造
化データであって。
カッ：ｒｙ ｋ”ユテーｙヨｆル（ｃｏｍｐｕｔａｔｉ
ｏｎａｌ ）緬性の−ものをまず高速−ｍ域に割付け１
次にディスプレイ（ｄｉｓｐｌａｙ）Ｎ性のものを割当
てる。ＰＬ／ＩＯ場合は、非構造１ヒデータでかつ非ペ
ースト（ｂａｓｅｄ ）属性のもののうち、スタティッ
ク（５ｔａｔｉｃ ）なものをまず高速・職域に割付け
、衾いてオートマチイック（ａｕ′ｔｏｍａｔｉｃ）な
ものを割付ける。
ｏｎａｌ ）緬性の−ものをまず高速−ｍ域に割付け１
次にディスプレイ（ｄｉｓｐｌａｙ）Ｎ性のものを割当
てる。ＰＬ／ＩＯ場合は、非構造１ヒデータでかつ非ペ
ースト（ｂａｓｅｄ ）属性のもののうち、スタティッ
ク（５ｔａｔｉｃ ）なものをまず高速・職域に割付け
、衾いてオートマチイック（ａｕ′ｔｏｍａｔｉｃ）な
ものを割付ける。
不央處例によれば、主記憶−０６，２５％を高速化する
ことによって、従来方式に比べて主記憶の参照・変更に
要する総時間後を、高速素子と一般菓子の速度比が５：
１の場合、平均３０％〜５０％、速度比が３：１の場合
、平均４１％〜５６％に減少させることができる。
ことによって、従来方式に比べて主記憶の参照・変更に
要する総時間後を、高速素子と一般菓子の速度比が５：
１の場合、平均３０％〜５０％、速度比が３：１の場合
、平均４１％〜５６％に減少させることができる。
多重処理を行なう大証機の場合は、実装記憶の１６メガ
バイトのうち１メガノ（イトを簡速索子とし、記憶域を
ページに分割して谷ジョブに割当てる。従来は全主記庫
を同一の大きさのページに分割して各ジョブに割当てて
いたが不釦明では、奔第２図の記憶慣域７は従来と同等
に割当てを行・なう一方、領域８は？ｔＩ６速処理全処
理とするリアルタイム・ジョブや、バッチ・ジョブに優
先して割当て、ＴＳ８ジョブにはあま＃）割当てないよ
うにスケジュールを行なう。現在の超大城蝋でに、ノ（
マチ・ジョブの多１に鉱高々１０であシ、ＴＳＳも数十
率まででめるので％１メガノ（イトのＩｌｌ！ｉ速記１
を平均的に分割しても、ｌジョブ当９１５キロ／（イト
程度は使用できる。
バイトのうち１メガノ（イトを簡速索子とし、記憶域を
ページに分割して谷ジョブに割当てる。従来は全主記庫
を同一の大きさのページに分割して各ジョブに割当てて
いたが不釦明では、奔第２図の記憶慣域７は従来と同等
に割当てを行・なう一方、領域８は？ｔＩ６速処理全処
理とするリアルタイム・ジョブや、バッチ・ジョブに優
先して割当て、ＴＳ８ジョブにはあま＃）割当てないよ
うにスケジュールを行なう。現在の超大城蝋でに、ノ（
マチ・ジョブの多１に鉱高々１０であシ、ＴＳＳも数十
率まででめるので％１メガノ（イトのＩｌｌ！ｉ速記１
を平均的に分割しても、ｌジョブ当９１５キロ／（イト
程度は使用できる。
以上述べえように、本発明は、プログラムの笑行中に行
なわれるデータの参照、真新が特定の変数に集中すると
言う事実に着目したもので１本発明によれば、主記憶の
ｌＯ％程度を高速素子で置俟することによって、記憶装
置の参照、更新に要する総時間数を、従来方式の３０％
〜５０％にすることができる。
なわれるデータの参照、真新が特定の変数に集中すると
言う事実に着目したもので１本発明によれば、主記憶の
ｌＯ％程度を高速素子で置俟することによって、記憶装
置の参照、更新に要する総時間数を、従来方式の３０％
〜５０％にすることができる。
第１図の記憶装置の、博成図、嬉２図は本発明における
記′ｒｆｔ装置の一英施例の構成図、第３図は本発明に
おける記憶割付はアルゴリズムの１例を示す７０−チャ
ートでるる。 １・・・主＝ｒ２’ｔＬ ２ｔ ９・・・記憶制御部、
３・・・マツプ・レジスタ、４・・・バッファ記憶、５
．１１・ｈａ Ａ ス＠６．１２・・・ｙＬ美ｓ１７・
・・−膜素子部、８・・・高速素Ｖ１１ （２） ＶＪＺ［２）
記′ｒｆｔ装置の一英施例の構成図、第３図は本発明に
おける記憶割付はアルゴリズムの１例を示す７０−チャ
ートでるる。 １・・・主＝ｒ２’ｔＬ ２ｔ ９・・・記憶制御部、
３・・・マツプ・レジスタ、４・・・バッファ記憶、５
．１１・ｈａ Ａ ス＠６．１２・・・ｙＬ美ｓ１７・
・・−膜素子部、８・・・高速素Ｖ１１ （２） ＶＪＺ［２）
Claims (1)
- 主記憶の一部の領域を高速記憶素子に置き換え、該高速
記憶素子の領域へ、頻繁に参照されるデータを固定的に
割付けしたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183843A JPS5885986A (ja) | 1981-11-18 | 1981-11-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183843A JPS5885986A (ja) | 1981-11-18 | 1981-11-18 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885986A true JPS5885986A (ja) | 1983-05-23 |
Family
ID=16142806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56183843A Pending JPS5885986A (ja) | 1981-11-18 | 1981-11-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332799A (ja) * | 1993-05-26 | 1994-12-02 | Nec Corp | 木情報格納方式 |
-
1981
- 1981-11-18 JP JP56183843A patent/JPS5885986A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332799A (ja) * | 1993-05-26 | 1994-12-02 | Nec Corp | 木情報格納方式 |
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