JPS588330A - スイツチング電源制御回路 - Google Patents
スイツチング電源制御回路Info
- Publication number
- JPS588330A JPS588330A JP10510681A JP10510681A JPS588330A JP S588330 A JPS588330 A JP S588330A JP 10510681 A JP10510681 A JP 10510681A JP 10510681 A JP10510681 A JP 10510681A JP S588330 A JPS588330 A JP S588330A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse width
- output
- power supply
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は最大パルス幅制限機能を備えたスイッチング電
源の制御回路に関する。
源の制御回路に関する。
従来、パルス幅制御形のスイッチング電源においては、
電源投入時及び負荷急変時のパルス幅増大による変換ト
ランスの飽和等が原因で主トランジスタが破壊するのを
防ぐ為、最大パルス幅の制限を行なっている。しかし、
そのための制限回路は、スイッチレグ電源制御回路の出
カパルス幅自身舎制御するものであるから、主スイツチ
ングトランジスタ、ドライバー等で発生する蓄積時間を
制御することはできなかった。
電源投入時及び負荷急変時のパルス幅増大による変換ト
ランスの飽和等が原因で主トランジスタが破壊するのを
防ぐ為、最大パルス幅の制限を行なっている。しかし、
そのための制限回路は、スイッチレグ電源制御回路の出
カパルス幅自身舎制御するものであるから、主スイツチ
ングトランジスタ、ドライバー等で発生する蓄積時間を
制御することはできなかった。
このような蓄積時間の発生は、その蓄積時間分だけ実質
最大パルス幅を増大せしめる。そのために、この最−７
大パルス幅によってトランスリセット条件の設計を行わ
ねばならない。一方。
最大パルス幅を増大せしめる。そのために、この最−７
大パルス幅によってトランスリセット条件の設計を行わ
ねばならない。一方。
電源出力は最小蓄積時間（＝０）の条件で設計するため
に、トランスの設計においてリセット条件と電力条件で
のパルス幅ギャップが大キく。
に、トランスの設計においてリセット条件と電力条件で
のパルス幅ギャップが大キく。
設計が難しくなると共に、トランジスタ、ダイオード等
に高耐圧品を用いなければならない。
に高耐圧品を用いなければならない。
勿論、蓄積時間を小さな値に制御する駆動回路を付加す
れば、この問題は緩和されるが、構成が複雑になり９部
品数が増大して、実装スペースと価格の上昇を招くとい
う欠点があった。
れば、この問題は緩和されるが、構成が複雑になり９部
品数が増大して、実装スペースと価格の上昇を招くとい
う欠点があった。
本発明の目的は、上記従来の欠点をスイッチングトラン
ジスタの最終出力パルス幅を制御することによシ除去す
ることのできる小型、かつ経済的なスイッチング電源制
御回路を提供することにある。
ジスタの最終出力パルス幅を制御することによシ除去す
ることのできる小型、かつ経済的なスイッチング電源制
御回路を提供することにある。
本発明によれば、電源′制御回路と、該電源制御回路の
出力によシ制御される主スイツチ回路と、該主スイツチ
回路の出力をうけ、２次側に電力を供給する変換トラン
スとからなるパルス幅制御形のスイッチング電源に適用
され、最大パルス幅を設定する設定回路と、前記電源制
御回路の出力パルス幅と前記変換トランス側から得られ
る前記主スイツチ回路の出力パルス幅との差幅を検出し
、その差幅を比例する電圧値に変えて出力する蓄積時間
検出回路と、前記パルス幅設定回路の出力と前記蓄積時
間検出回路の出力とをうけ９両者の差値を出力する減算
回路とを備え、該減算回路の出力により前記電源制御回
路を制御するようにしたスイッチング電源制御回路が得
られる。
出力によシ制御される主スイツチ回路と、該主スイツチ
回路の出力をうけ、２次側に電力を供給する変換トラン
スとからなるパルス幅制御形のスイッチング電源に適用
され、最大パルス幅を設定する設定回路と、前記電源制
御回路の出力パルス幅と前記変換トランス側から得られ
る前記主スイツチ回路の出力パルス幅との差幅を検出し
、その差幅を比例する電圧値に変えて出力する蓄積時間
検出回路と、前記パルス幅設定回路の出力と前記蓄積時
間検出回路の出力とをうけ９両者の差値を出力する減算
回路とを備え、該減算回路の出力により前記電源制御回
路を制御するようにしたスイッチング電源制御回路が得
られる。
次に９本発明によるスイッチング電源制御回路の実施例
について図面を参照して説明する。
について図面を参照して説明する。
第１図は本発明による実施例の構成をブロック図により
示したものである。この図を参照すると、この回路は、
電源制御回路１と、駆動回路２と、主スイツチ回路３と
、変換トランス４と、整流回路５と、平滑回路６と、パ
ルス幅−直流電圧変換回路７と、パルス幅設定基準電圧
回路８と、そして減算回路９とにより構成されている。
示したものである。この図を参照すると、この回路は、
電源制御回路１と、駆動回路２と、主スイツチ回路３と
、変換トランス４と、整流回路５と、平滑回路６と、パ
ルス幅−直流電圧変換回路７と、パルス幅設定基準電圧
回路８と、そして減算回路９とにより構成されている。
なお、この図において、電源制御回路１から平滑回路６
までの動作は通常のスイッチング電源と全く同じである
。この実施例においては、減算回路９の出力側が制御回
路１の最大パルス幅制限入力端子に接続されており、こ
の系の応答として減算回路９から最大パルス幅に比例し
た出力電圧が与えられる。
までの動作は通常のスイッチング電源と全く同じである
。この実施例においては、減算回路９の出力側が制御回
路１の最大パルス幅制限入力端子に接続されており、こ
の系の応答として減算回路９から最大パルス幅に比例し
た出力電圧が与えられる。
このように構成された回路の動作を第２図のタイムチャ
ートに従って説明すると、制御回路１の出力と変換トラ
ンス４の補助巻線４ａの出力とはパルス幅−直流電圧変
換回路７の２つの入力にそれぞれ加えられ、ここで２両
入力の差分のパルス幅出力を得たのち、このパルス幅に
比例する直流出力電圧をつくって減算回路９の一方の入
力側に送出する。減算回路９の他方の入力側には、パル
ス幅設定回路８の出′力が与えられる。この出力は設計
上変換トランス４に与えることができる最大パルス幅に
相当する電圧に設定しである。いま、駆動回路２および
主スイツチ回路３によって蓄積時間が発生しないとき、
減算回路９の出力はパルス幅設定基準電圧回路８の出力
のみで定まり、電源制御回路１及び変換トランス４の最
大パルス幅は互に等しくなって上記設定値に制限される
。これに対して。
ートに従って説明すると、制御回路１の出力と変換トラ
ンス４の補助巻線４ａの出力とはパルス幅−直流電圧変
換回路７の２つの入力にそれぞれ加えられ、ここで２両
入力の差分のパルス幅出力を得たのち、このパルス幅に
比例する直流出力電圧をつくって減算回路９の一方の入
力側に送出する。減算回路９の他方の入力側には、パル
ス幅設定回路８の出′力が与えられる。この出力は設計
上変換トランス４に与えることができる最大パルス幅に
相当する電圧に設定しである。いま、駆動回路２および
主スイツチ回路３によって蓄積時間が発生しないとき、
減算回路９の出力はパルス幅設定基準電圧回路８の出力
のみで定まり、電源制御回路１及び変換トランス４の最
大パルス幅は互に等しくなって上記設定値に制限される
。これに対して。
駆動回路２および主スイツチ回路６の蓄積時間が有限の
ある値をとる時、パルス幅−直流電圧変換回路７の出力
はこの蓄積時間に比例する電圧となり、減算回路９の出
力はパルス幅−直流電圧変換回路７の出力に相当する電
圧だけ下って電源制御回路１の最大パルス幅を低下させ
る。
ある値をとる時、パルス幅−直流電圧変換回路７の出力
はこの蓄積時間に比例する電圧となり、減算回路９の出
力はパルス幅−直流電圧変換回路７の出力に相当する電
圧だけ下って電源制御回路１の最大パルス幅を低下させ
る。
この時の電源制御回路１の最大パルス幅低減量を駆動回
路２および主スイツチ回路３の蓄積時間と等しくなるよ
うにパルス幅−直流電圧変換回路７の利得を選べば、こ
の回路７の作用によって駆動回路２および主スイツチ回
路３の蓄積時間の大小に関係なく変換トランス４におけ
る最大パルス幅が最大パルス幅設定回路８で定められた
値に制御される。
路２および主スイツチ回路３の蓄積時間と等しくなるよ
うにパルス幅−直流電圧変換回路７の利得を選べば、こ
の回路７の作用によって駆動回路２および主スイツチ回
路３の蓄積時間の大小に関係なく変換トランス４におけ
る最大パルス幅が最大パルス幅設定回路８で定められた
値に制御される。
第３図は、第１図の実施例におけるパルス幅−直流電圧
変換回路７の具体的な構成例をブロック図により示した
ものである。このパルス幅−直流電圧変換回路７の内容
は１図に見られるように、 ＡＮＤ回路７−１．積分
回路７−２ サンプルホールド回路７−３．サンプルパ
ルス発生回路７−４゜およびリセットパルス発生回路７
−５によって構成されている。この回路の動作について
、第４図のタイムチャートを参照して説明すると、制７
御回路１の出力と変換トランス４の補助出力はＡＮ
Ｄ回路７−１で演算されてＡＮＤ出力を送出する。
変換回路７の具体的な構成例をブロック図により示した
ものである。このパルス幅−直流電圧変換回路７の内容
は１図に見られるように、 ＡＮＤ回路７−１．積分
回路７−２ サンプルホールド回路７−３．サンプルパ
ルス発生回路７−４゜およびリセットパルス発生回路７
−５によって構成されている。この回路の動作について
、第４図のタイムチャートを参照して説明すると、制７
御回路１の出力と変換トランス４の補助出力はＡＮ
Ｄ回路７−１で演算されてＡＮＤ出力を送出する。
ＡＮＤ回路７−１の出力は積分回路７−２に供給され。
一定傾斜の三角波形を出力する。また、 ＡＮＤ回路
７−１の出力は、サンプルパルス発生回路７−４にも供
給される。そして、この供給された入力の後端で一定パ
ルス幅のパルスを発生し、サンプルホールド回路７−６
のゲートを開いて積分回路７−２の出力のビークイ直を
ホールドし、その出力を減算回路９へ送出する。サンプ
ルパルス発生回路７−４の出力はリセットパルス発生回
路７−５に供給され、積分回路７−２の、出力をリセッ
トして次のサイクルに備える。このようにして。
７−１の出力は、サンプルパルス発生回路７−４にも供
給される。そして、この供給された入力の後端で一定パ
ルス幅のパルスを発生し、サンプルホールド回路７−６
のゲートを開いて積分回路７−２の出力のビークイ直を
ホールドし、その出力を減算回路９へ送出する。サンプ
ルパルス発生回路７−４の出力はリセットパルス発生回
路７−５に供給され、積分回路７−２の、出力をリセッ
トして次のサイクルに備える。このようにして。
サンプルホールド回路７−６の出力はスイッチング電源
のＯＮ／：ＯＦＦサイクルごとに新たなデータに書換え
られるから、急激な系の変動に対しても応答を速くする
ことができる。
のＯＮ／：ＯＦＦサイクルごとに新たなデータに書換え
られるから、急激な系の変動に対しても応答を速くする
ことができる。
上記の実施例において、パルス幅を制限する回路の応答
を電源負荷の急愛１例えば、軽負荷から重負荷に切換わ
る場合について考えると。
を電源負荷の急愛１例えば、軽負荷から重負荷に切換わ
る場合について考えると。
軽負荷のときは、一般に回路の蓄積時間が長く。
制御回路の出力パルス幅はせまくされているのに対し１
重負荷のときは蓄積時間が短い。このために、負荷が変
化した時、制御回路１の出力パルス幅は不足となって１
サイクル応答が遅れる。しかし９次のサイクルからは次
々に最大制限パルス幅が補正されていくために、実質的
な応答速度はほとんど低下しないし、また動作パルス幅
は制限値より低く抑えられるから、パルス幅の広がりす
ぎによるトランスの飽和等の間題は生じない。反対に９
重負荷から軽負荷に切換わる時は、第１サイクルにおい
てパルス幅の補正出力は重負荷に対応して小さいままで
ある。
重負荷のときは蓄積時間が短い。このために、負荷が変
化した時、制御回路１の出力パルス幅は不足となって１
サイクル応答が遅れる。しかし９次のサイクルからは次
々に最大制限パルス幅が補正されていくために、実質的
な応答速度はほとんど低下しないし、また動作パルス幅
は制限値より低く抑えられるから、パルス幅の広がりす
ぎによるトランスの飽和等の間題は生じない。反対に９
重負荷から軽負荷に切換わる時は、第１サイクルにおい
てパルス幅の補正出力は重負荷に対応して小さいままで
ある。
しだがって、系の最大パルス幅の駆動能力は設定値より
広くなるが、軽負荷に切換っているために制御回路１が
要求するパルス幅は十分小さく、実際の動作パルス幅は
設定値を越えない。
広くなるが、軽負荷に切換っているために制御回路１が
要求するパルス幅は十分小さく、実際の動作パルス幅は
設定値を越えない。
以上の説明により明らかなように１本発明によれば、ス
イッチング電源の制御回路に、最大パルス幅を制限する
回路を付加し、制御回路以降の回路の蓄積時間に応じた
補正を行うことにより、系としての最大ノ（ルス幅を常
に一定に保つことができるから、変換トランスの設計が
容易となり、かつトランジスタ、ダイオード等電力半導
体の耐圧が軽減されて低耐圧品の使用７５玉可能となり
、結果として小型化と経済性を向上すべく大きな効果が
得られる。
イッチング電源の制御回路に、最大パルス幅を制限する
回路を付加し、制御回路以降の回路の蓄積時間に応じた
補正を行うことにより、系としての最大ノ（ルス幅を常
に一定に保つことができるから、変換トランスの設計が
容易となり、かつトランジスタ、ダイオード等電力半導
体の耐圧が軽減されて低耐圧品の使用７５玉可能となり
、結果として小型化と経済性を向上すべく大きな効果が
得られる。
第１図は本発明による実施例の構成゛を示す）。
ロック図、第２図は、第１図における実施例の動作を説
明するた込のタイムチャート、第３図は、第１図におけ
るノクルス幅−直流電圧変換回路の具体的な構成例を示
すブロック図、第４図は、第３図におけるノ（ルス幅−
直流電圧変換回−路の動作を主体として説明するだめの
タイムチャートである。 図において、１は電源制御回路、２は駆動回路、６は主
スイツチ回路、４は変換トランス。 ５は整流回路、６は平滑回路、７はノクルス幅−直流電
圧変換回路、８はパルス幅設定基準電圧回路、９は減算
回路、１０は電源出力端子、７−１はＡＮＤ回路、７−
２は積分回路、７−６はサンプルホールド回路、７−４
はサンプルノクルス発生回路。 ７−５はリセットパルス発生回路である。 第１図 第２図 第３図 第４図
明するた込のタイムチャート、第３図は、第１図におけ
るノクルス幅−直流電圧変換回路の具体的な構成例を示
すブロック図、第４図は、第３図におけるノ（ルス幅−
直流電圧変換回−路の動作を主体として説明するだめの
タイムチャートである。 図において、１は電源制御回路、２は駆動回路、６は主
スイツチ回路、４は変換トランス。 ５は整流回路、６は平滑回路、７はノクルス幅−直流電
圧変換回路、８はパルス幅設定基準電圧回路、９は減算
回路、１０は電源出力端子、７−１はＡＮＤ回路、７−
２は積分回路、７−６はサンプルホールド回路、７−４
はサンプルノクルス発生回路。 ７−５はリセットパルス発生回路である。 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、電源制御回路と、該電源制御回路の出力により制御
される主スイツチ回路と、該主スイツチ回路の出力をう
け、２次側に電力を供給する変換トランスとからなるパ
ルス幅制御形ノスイッ 。 チングミ源に適用され、最大パルス幅を設定する設定回
路と、前記電源制御回路の出力パルス幅と前記変換トラ
ンス側から得られる前記主スイツチ回路の出・力パルス
幅との差幅を検出し。 その差幅を比例する電圧値に変えて出力する蓄積時間検
出回路と、゛前記パル、ス幅設定回路の出力と前記蓄積
時間検出回路の出力とをうけ９両者の差値を出力する減
算回路とを備え、−該減算回路の出力によシ前記電源制
御回路を′制御するようにしたスイッチングを源制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10510681A JPS588330A (ja) | 1981-07-07 | 1981-07-07 | スイツチング電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10510681A JPS588330A (ja) | 1981-07-07 | 1981-07-07 | スイツチング電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588330A true JPS588330A (ja) | 1983-01-18 |
Family
ID=14398602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10510681A Pending JPS588330A (ja) | 1981-07-07 | 1981-07-07 | スイツチング電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63502493A (ja) * | 1986-02-27 | 1988-09-22 | クル−ズ，ジョン，ウィリアム | 粒状物の混練装置 |
| JPH028013A (ja) * | 1988-03-23 | 1990-01-11 | Gd Anker Gmbh | 連続混合装置 |
-
1981
- 1981-07-07 JP JP10510681A patent/JPS588330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63502493A (ja) * | 1986-02-27 | 1988-09-22 | クル−ズ，ジョン，ウィリアム | 粒状物の混練装置 |
| JPH028013A (ja) * | 1988-03-23 | 1990-01-11 | Gd Anker Gmbh | 連続混合装置 |
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