JPS588142B2 - 半導体集積回路装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路装置の製造方法に関するもので
ある。

とくに、半導体集積回路中の逆動作トランジスタの動作
を安定化した集積回路に関するものである。

例えば、半導体メモリ装置では、一定の半導体チップ内
にできる限り多数のメモリ・セルを集積することが強く
要求されている。

いいかえれば、占有面積の小なるメモリ・セルが要求さ
れている。

これを実現する方法として、本発明者は一つのＮ型領域
内に分離領域を不要とする新しいメモリ・セルを複数個
形成可能ならしめる集積回路装置を提案した。

第１図にその半導体集積回路の断面構造の概略図を示し
、動作原理を説明するためのその等価回路を第２図に示
す。

第１図において、１はＰ型シリコン基板、２はＮ＋拡散
層でこれはコレクタの埋め込み層に相当する。

３はＮ型エピタキシャル層でコレクタ領域である。

４はＰ型拡散層でベース領域を形成しており、５はＮ＋
拡散層でエミツタを形成している。

ベース領域からの取りだし電極６，７間（外部ベース領
域）は、ここではベース抵抗体Ｒ２として使用されてい
る。

その結果は第２図のような等価回路で表わされマルチ・
エミツタ・トランジスタＴ１，Ｔ２を図のように逆動作
（エミツタとコレクタを入れかえて使う）させてフリツ
プ・フロツプを構成したメモリ・セルとなっている。

すなわち、トランジスタＴ１，Ｔ２は逆ＮＰＮトランジ
スタとなっている。

しかしながら、上記メモリ・セルのトランジスタは逆動
作で使うため、逆方向の電流増幅率βｉが小さく、安定
動作に欠ける欠点があった。

本発明の目的はこの欠点を改善するためになされたもの
で、逆方向電流増幅率βｉが大きな逆動作トランジスタ
を含む改良された半導体集積回路装置の製造方法を提供
するものである。

以下本発明を実施例によって詳述する。

第３図は本発明の装置およびその製造方法を工程順に示
す断面図である。

この集積回路には、逆ＮＰＮトランジスタを用いた第２
図のメモリセルが構成される。

まず、第３図ａのように、Ｐ型シリコン半導体基板１に
集積回路の製造では公知の写真蝕刻法（ホトエッチング
法）と不純物拡散の技術を用いて選択的にＮ＋層２を拡
散する。

Ｎ型不純物の元素としては拡散速度の遅いＳｂ（アンチ
モン）、もしくはＡｓ（砒素）などを用いて、拡散深さ
約２〜１０μｍ、層抵抗（シート抵抗）２〜１０Ω／□
を得ることができる。

ここでさらにこのＮ＋層中にＡｓやｓｂより拡散係数の
大きいＮ型不純物のＰ（リン）を１０のように選択的に
ドープする。

その後ホトエッチングによってＮ＋層２の上にシリコン
酸化膜（ＳｉＯ２）１１を選択的に残し、他をエッチン
グしてしまう。

ついでこの上にモノシラン（ＳｉＨ４）などの熱分解な
どによってエピタキシャル層３を成長させる。

たとえば比抵抗の大きい１〜１０ΩｃｍのＮ型層を２〜
７μｍほど成長させる。

比抵抗を大きくする理由は、トランジスタ動作を行なう
主要な電流通路以外は電流を流れにくくするためである
。

さて、ＳｉＯ２１１の上のエピタキシャル成長は公知の
ごとく他の領域の層と異なり、第３図ｂのように多結晶
のシリコン層１４が成長する。

他方このエピタキシャル成長はその温度が１１００〜１
１５０℃の高温中で行なわれるため、Ｐ型シリコン基板
１に拡散された前記高濃度のＮ＋拡散層２および１０は
第３図ｂのようにエピタキシャル層の上部の方向へ１２
，１３のように拡散していく。

ここで前記したように、拡散速度の速いＮ＋層１０は１
２はごとくエピタキシャル層３のほとんど上部近くまで
拡散する。

そして、エピタキシャル層３の上にＳｉＯ２層１５をつ
け、ホトエッチングによって選択的にこれに穴開けする
。

この結果を示すと第３図ｂのごとくである。

つぎに、このＳｉＯ２１５をマスクとしてホウ素などの
Ｐ型拡散層４を第３図Ｃのように形成し同様な手段でさ
らにこのＰ型層中へＮ＋層５を拡散などで形成する。

かくして第３図Ｃのごときようになる。ここで多結晶１
４中に拡散されたＰ型層１４は、拡散速度がやゝ早いた
め１７のようになる。

つぎにこれらの工程中で生じた酸化膜１９に選択的に穴
あけして、アルミニウムを全面に１〜２μｍほど蒸着し
、これを選択的にエッチングして電極２０を形成し、第
３図ｄのような構造を得る。

これらの方法は従来のホトエッチング技術と蒸着技術を
組み合わせて容易に行なえる。

さて、以上のような製造方法によって、第３図ｄのごと
き半導体装置を得る。

ここで、埋め込みＮ＋層１２がＰ型層４に隣接するため
、合金接合型トランジスタによく似た特性となり、逆方
向電流増幅率が大きくなる。

したがって第２図に示したようなトランジスタの逆動作
が十分働くようになって、逆動作トランジスタの動作が
安定化されることになる。

なお、ここでベース層の取りだし電極６，７間（外部ベ
ース領域）は第２図に示したベース抵抗体Ｒ１もしくは
Ｒ２に相当するものであるが、この抵抗層とＮ＋層２の
間に絶縁層１１が存在する様にしてあるため、第２図の
寄生ダイオードＤの効果が激減されている。

したがって電極７から注入された電流はベース抵抗Ｒ１
またはＲ２を介してほとんどトランジスタのベースへ流
れこみ、逆動作トランジスタの動作をさらに安定化なら
しめる効果がある。

以上述べたように、本発明を用いれば、第２図のごとき
メモリ・セル等の半導体集積回路中の逆動作トランジス
タの動作を確実化ならしめることができ、その効果を大
にすることができる。

【図面の簡単な説明】

第１図は従来の半導体集積回路装置の一例としてメモリ
セルの構成を示す断面図、第２図は第１図のメモリセル
の等価回路図、第３図は本発明の半導体集積回路装置と
その製造方法の実施例を示す断面図である。 １・・・・・・半導体Ｐ型シリコン基板、２・・・・・
・Ｎ＋拡散層、３・・・・・・Ｎ型エピタキシャル層、
４・・・・・・Ｐ型拡散層、５・・・・・・Ｎ＋拡散層
，６・・・・・・ベース取りだし電極、７・・・・・ベ
ース抵抗取りだし電極、８・・・・・・ベース抵抗をし
ぼって大きくするためのＮ＋拡散層、１０・・・・・・
Ｎ＋拡散層２より拡散速度の速いＮ＋層、１１，１５，
１９・・・・・・Ｓｉｎ２層、１２・・・・・・Ｎ±拡
散層１０のＮ型エピタキシャル層３中へ拡散された層、
１３・・・・・・Ｎ＋拡散層２のＮ型エピタキシャル層
３中へ拡散された層、１４・・・・・・Ｎ型エピタキシ
ャル層３が多結晶となった層、１７・・・・・・Ｎ型多
結晶中へ拡散されたＰ型層、２０・・・・・アルミニウ
ム蒸着金属、Ｄ０，Ｄ１・・・・・・デイジェット線、
ＶＣＣ，ＶＥＥ・・・・・・電源線、Ｒ１，Ｒ２・・・
・・・ベース抵抗、Ｄ・・・・・・寄生ダイオード、ｒ
・・・・・・寄生ダイオードの直列抵抗。

Claims (1)

【特許請求の範囲】
1. １ 第２導電型の半導体基板の表面領域に第１導電型の
   第１の埋込み層を形成し、該第１の埋込み層内に、前記
   第１の埋込み層の第１導電型不純物よりも拡散速度の速
   い第１導電型の不純物を導入して第１導電形の第２の埋
   込層を逆動作トランジスタにおけるコレクタの下部に該
   当する位置に形成し、しかる後、前記基板表面上に第１
   導電型の半導体層をエピタキシャル成長により形成する
   とともに、前記第１、第２の埋込み層から第１導電型の
   不純物を前記半導体層中に拡散して不純物領域を形成し
   、該半導体層内に第２導電型のベース領域を前記第２の
   埋込み層より拡散した不純物領域に少なくとも接する如
   くに形成し、さらに該ベース領域内で且前記第２の埋込
   み層より拡散した不純物領域の上部に少なくとも１つの
   第１導電型の不純物領域を形成することにより少なくと
   も逆動作トランジスタを形成してなることを特徴とする
   半導体集積回路装置の製造方法。