JPS587921A - パルストランス駆動方式 - Google Patents
パルストランス駆動方式Info
- Publication number
- JPS587921A JPS587921A JP56105011A JP10501181A JPS587921A JP S587921 A JPS587921 A JP S587921A JP 56105011 A JP56105011 A JP 56105011A JP 10501181 A JP10501181 A JP 10501181A JP S587921 A JPS587921 A JP S587921A
- Authority
- JP
- Japan
- Prior art keywords
- pulse transformer
- input
- clock
- output
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパルストランスの駆動方式に関するものであ
る。
る。
プロセスの計算制御装置において、計算制御装置（以下
、ＣＰＵと云う）が被制御対象のプロセスと直接、自動
的に情報を交換するための装置がプロセス入出力装置で
ある。このプロセス入出力装置においては、プロセス側
の外部機器に発生する短絡などの故障や雑音等の外乱が
ＣＰＵ内部に及ばないようにするため、パルストランス
絶縁回路等を用いて入力側と出力側の間を信号以外ａ）
雑音等に関ｌ−て絶縁１２′（いイ）。この発明は、か
かるパルストランス絶縁回路の駆動方式（以下単にパル
ストランスの駆動方式という）に関するものである。
、ＣＰＵと云う）が被制御対象のプロセスと直接、自動
的に情報を交換するための装置がプロセス入出力装置で
ある。このプロセス入出力装置においては、プロセス側
の外部機器に発生する短絡などの故障や雑音等の外乱が
ＣＰＵ内部に及ばないようにするため、パルストランス
絶縁回路等を用いて入力側と出力側の間を信号以外ａ）
雑音等に関ｌ−て絶縁１２′（いイ）。この発明は、か
かるパルストランス絶縁回路の駆動方式（以下単にパル
ストランスの駆動方式という）に関するものである。
第１図は（ｊ（来のパルストランスの駆動方式を示す回
路図である。同図に１ｄい゛（，４がパルストランスで
あり、６が積分回路である。
路図である。同図に１ｄい゛（，４がパルストランスで
あり、６が積分回路である。
今、データ入力端子１にデ〜りが入力された状態でクロ
ック入力端子２にり［Ｊツク信号が入力されると、アン
トゲ−１・３がデータ入力とクロック入力の瞼理績出力
を発生り、 ）ランジスタ５を導通させる。するとＴＭ
流電源９からパルストランス４、トランジスタ５を経て
駆動電流が流れ、パルストランス４は駆動される。パル
ストランス４からの出力は積分回路６にお（パＣ積分さ
れた後、出力端子７，８から出力され７）、１ さて、ト述した如ぎｐｔ来の駆動方式において、は。
ック入力端子２にり［Ｊツク信号が入力されると、アン
トゲ−１・３がデータ入力とクロック入力の瞼理績出力
を発生り、 ）ランジスタ５を導通させる。するとＴＭ
流電源９からパルストランス４、トランジスタ５を経て
駆動電流が流れ、パルストランス４は駆動される。パル
ストランス４からの出力は積分回路６にお（パＣ積分さ
れた後、出力端子７，８から出力され７）、１ さて、ト述した如ぎｐｔ来の駆動方式において、は。
” ル、Ｘ ） ランスＪ’２１’ （★（Ｅ ’Ｌ’
ＩＪ トＨ、ｈ ｙンスの１次巻線に印加されるパル
ス電圧とパルス中の積をいう）により駆動されるもので
あり、第１図でクロック入力端子２に異常にパルス幅の
長いようなりロック信号が人力されるとＥ′Ｐ積が大き
くなり、パルストランス４が飽和状態となり、パルスト
ランス４に過大な電流が流れ、その結果として焼損を引
起すことになる。パルストランスの従来の焼損防止方式
として、温度ヒユーズ方式がある。
ＩＪ トＨ、ｈ ｙンスの１次巻線に印加されるパル
ス電圧とパルス中の積をいう）により駆動されるもので
あり、第１図でクロック入力端子２に異常にパルス幅の
長いようなりロック信号が人力されるとＥ′Ｐ積が大き
くなり、パルストランス４が飽和状態となり、パルスト
ランス４に過大な電流が流れ、その結果として焼損を引
起すことになる。パルストランスの従来の焼損防止方式
として、温度ヒユーズ方式がある。
この方式は直流電源９とパルストランス４０間に温度ヒ
ユーズ抵抗を入れ、過大′に！ｃ流が流れると該ヒユー
ズ抵抗が溶断してパルストランスを保膿するものである
。この場合パルストランス４の焼損は避けられるが温度
ヒユーズ抵抗は焼損するので、これを交換する手間が必
要になるという問題がある。
ユーズ抵抗を入れ、過大′に！ｃ流が流れると該ヒユー
ズ抵抗が溶断してパルストランスを保膿するものである
。この場合パルストランス４の焼損は避けられるが温度
ヒユーズ抵抗は焼損するので、これを交換する手間が必
要になるという問題がある。
この発明は、上述のような問題点を解決するためになさ
れたものであり、従ってこの発明の目的は、温度ヒユー
ズ抵抗の交換というような作業を伴わずにパルストラン
スの焼損防止を図ることのできるパルストランス駆動方
式を提供することにある。
れたものであり、従ってこの発明の目的は、温度ヒユー
ズ抵抗の交換というような作業を伴わずにパルストラン
スの焼損防止を図ることのできるパルストランス駆動方
式を提供することにある。
この発明の構成の要点は、データ入力とクロック入力を
同時に印加されたとき付勢されるドライバーを介して駆
動されるパルストランスにおいて、クロック入力の異常
を検出する異常検出回路を設け、該異常検出々力により
前記ドラ・ｒバーによるパルストランスの駆動を禁止す
るようにした点にある。
同時に印加されたとき付勢されるドライバーを介して駆
動されるパルストランスにおいて、クロック入力の異常
を検出する異常検出回路を設け、該異常検出々力により
前記ドラ・ｒバーによるパルストランスの駆動を禁止す
るようにした点にある。
次に図を参照してこの発明の詳細な説明する。
第２図はこの発明の一実施例を示す回路図である。
同図において、１０はクロック異常検出回路であり、１
１は３人力のアンドゲートで、クロック異常検出回路１
０からの入力は反転して入力されている。
１は３人力のアンドゲートで、クロック異常検出回路１
０からの入力は反転して入力されている。
今、入力端子１にデータが入力された状態において、パ
ルス幅が異常に長いようなりロック信号が入力端子２に
入力されたとすると、クロック異常検出回路１０がそれ
を検出し、その検出々力をアンドゲート４に送り、該ゲ
ートを禁止するので、このときパルストランス４が駆動
されることはない。従ってパルストランス４の焼損は防
止される。
ルス幅が異常に長いようなりロック信号が入力端子２に
入力されたとすると、クロック異常検出回路１０がそれ
を検出し、その検出々力をアンドゲート４に送り、該ゲ
ートを禁止するので、このときパルストランス４が駆動
されることはない。従ってパルストランス４の焼損は防
止される。
次にクロック異常検出回路１０の具体的回路例を第３図
を参照［〜で説明する。第３図において、６は、抵抗Ｆ
ｔｌ 、 Ｒ２、コンデンサＣから成る積分回路、１２
はコンパレータであり、直流電源９を抵抵Ｒ３，Ｒ４に
より分割して得られろ基準電圧１静と積分回路６の出力
レベルを比較する回路である。そのほか１３はインバー
タ、１４は発光ダイオード、である。
を参照［〜で説明する。第３図において、６は、抵抗Ｆ
ｔｌ 、 Ｒ２、コンデンサＣから成る積分回路、１２
はコンパレータであり、直流電源９を抵抵Ｒ３，Ｒ４に
より分割して得られろ基準電圧１静と積分回路６の出力
レベルを比較する回路である。そのほか１３はインバー
タ、１４は発光ダイオード、である。
第４図は第３図における各部信号の波形図である。第４
図を参照しながら第３図の回路動作を説明する。
図を参照しながら第３図の回路動作を説明する。
第３図において、クロック入力端子２から第４図に示す
如き正常なりロック人力■が入力したとき、積分回路６
の出力■は第４図に示す如（、基準電圧Ｅｒを超えるこ
、とがないように基準電圧Ｅｒは設定されている。従っ
てコンパレータ１２からはこのとき出力が発生しない。
如き正常なりロック人力■が入力したとき、積分回路６
の出力■は第４図に示す如（、基準電圧Ｅｒを超えるこ
、とがないように基準電圧Ｅｒは設定されている。従っ
てコンパレータ１２からはこのとき出力が発生しない。
他方、入力端子２から異常に長いパルス幅をもつクロッ
ク人力■ａ（第４図において異常に広い分だけ点線で拡
幅して示す）が入力したとすると、そのとぎの積分回路
６の出力■ａは第４図に示す如く基準電圧Ｅｒを超える
ことがある。従ってその超えた期間だけコンパレータ出
力■が第４図に示す如くオンとなり、異常なりロック入
力が到来したこと、すなわちクロック異常を検知できる
。このとき発光ダイオード１４が点灯し、クロック異常
を表示する。
ク人力■ａ（第４図において異常に広い分だけ点線で拡
幅して示す）が入力したとすると、そのとぎの積分回路
６の出力■ａは第４図に示す如く基準電圧Ｅｒを超える
ことがある。従ってその超えた期間だけコンパレータ出
力■が第４図に示す如くオンとなり、異常なりロック入
力が到来したこと、すなわちクロック異常を検知できる
。このとき発光ダイオード１４が点灯し、クロック異常
を表示する。
第５図は第２図におけるクロック異常検出回路１０の他
の具体例を示すブロック図であり、第６図は第５図にお
ける各部信号の波形図である。
の具体例を示すブロック図であり、第６図は第５図にお
ける各部信号の波形図である。
第５図において、６は積分回路であり、１２はコンパレ
ータ、１５はナントゲート、１６はフリップフロップ、
１７は表示器、である。
ータ、１５はナントゲート、１６はフリップフロップ、
１７は表示器、である。
第５図、第６図を参照して回路動作を説明する。
さて、今正常なりロック入力（オフ期間ＴＯ１唯今の例
では、クロック入力のオフ期間でパルストランスが駆動
されるものとしている）の代りに、オフ期間Ｔ１という
異常なりロック人力■が入力端子２から入力したものと
する。このとき積分回路６の出力■は第６図に示す如き
波形となり、クロツク入力のオフ期間ＴＩが正常時のオ
フ期間ＴＯより長いために、基準電圧Ｅｒ以下に低下す
る期間が生じる。
では、クロック入力のオフ期間でパルストランスが駆動
されるものとしている）の代りに、オフ期間Ｔ１という
異常なりロック人力■が入力端子２から入力したものと
する。このとき積分回路６の出力■は第６図に示す如き
波形となり、クロツク入力のオフ期間ＴＩが正常時のオ
フ期間ＴＯより長いために、基準電圧Ｅｒ以下に低下す
る期間が生じる。
そこでこの期間オフとなるコンパレータ１２からの出力
■が生じる。異常なりロック人力■とコンパレータ出力
■のナンドをゲート１５においてとれば、ナンド出力■
を得ることができる。正常なりロック入力のとぎに（工
このナンド出力■は発生しない。そこでこのナンド出力
■を用いてフリップフロップ１６をセットすれば、該フ
リップフロップ１６のセット出力によりクロック異常を
検出することができる。またこのクロック異常は表示器
１７により表示することもできる。フリップフロップ１
６は、クロック異常を表示する必要がなくなったとき、
リセットされる。
■が生じる。異常なりロック人力■とコンパレータ出力
■のナンドをゲート１５においてとれば、ナンド出力■
を得ることができる。正常なりロック入力のとぎに（工
このナンド出力■は発生しない。そこでこのナンド出力
■を用いてフリップフロップ１６をセットすれば、該フ
リップフロップ１６のセット出力によりクロック異常を
検出することができる。またこのクロック異常は表示器
１７により表示することもできる。フリップフロップ１
６は、クロック異常を表示する必要がなくなったとき、
リセットされる。
以上説明したとおりであるから、この発明によれば、ク
ロックパルスが異常で、且つトランス焼損モードとなる
とりｐツク異常検出回路が動作してパルストランスを非
駆動にするので、トランス焼損が防止できる。更に本方
式によればクロックパルスの断のみならずクロックパル
スの周波数が異なる時も検出可能であく）。尚、クロッ
クパルス異常の表示が容易にｒ＝ｆ能であるという効果
もある。
ロックパルスが異常で、且つトランス焼損モードとなる
とりｐツク異常検出回路が動作してパルストランスを非
駆動にするので、トランス焼損が防止できる。更に本方
式によればクロックパルスの断のみならずクロックパル
スの周波数が異なる時も検出可能であく）。尚、クロッ
クパルス異常の表示が容易にｒ＝ｆ能であるという効果
もある。
第１図は従来のパルストランスの駆動方式を示す回路図
、第２図はこの発明の一実施例を示す回路図、第３図は
第２図におけるクロック異常検出回路１０の具体例な示
す回路図、第４図は第３図における各部信−１４の波形
図、第５図は第２図におけるクロック異常検出回路の他
の例を示すブロック図、Ｍ６図は第５図に１６ける各部
信号の波形図、である。 符号説明
、第２図はこの発明の一実施例を示す回路図、第３図は
第２図におけるクロック異常検出回路１０の具体例な示
す回路図、第４図は第３図における各部信−１４の波形
図、第５図は第２図におけるクロック異常検出回路の他
の例を示すブロック図、Ｍ６図は第５図に１６ける各部
信号の波形図、である。 符号説明
Claims (1)
- １） ｆ−少入力とクロック入力を同時に印加された
とき付勢されるドライバーを介して駆動されるパルスト
ランスにおいて、りｔコック入力の異常を検出する異常
検出回路を設け、該異常検出々力により前記ドライバー
によるパルストランスの駆動を禁止［またことを特徴と
するパルストランス駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105011A JPS587921A (ja) | 1981-07-07 | 1981-07-07 | パルストランス駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105011A JPS587921A (ja) | 1981-07-07 | 1981-07-07 | パルストランス駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587921A true JPS587921A (ja) | 1983-01-17 |
Family
ID=14396124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105011A Pending JPS587921A (ja) | 1981-07-07 | 1981-07-07 | パルストランス駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601036U (ja) * | 1983-06-13 | 1985-01-07 | 株式会社ユ−シン | パルス数判別回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832458A (ja) * | 1971-08-31 | 1973-04-28 | ||
| JPS5147652B1 (ja) * | 1971-08-05 | 1976-12-16 |
-
1981
- 1981-07-07 JP JP56105011A patent/JPS587921A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147652B1 (ja) * | 1971-08-05 | 1976-12-16 | ||
| JPS4832458A (ja) * | 1971-08-31 | 1973-04-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601036U (ja) * | 1983-06-13 | 1985-01-07 | 株式会社ユ−シン | パルス数判別回路 |
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