JPS587921A - パルストランス駆動方式 - Google Patents
パルストランス駆動方式Info
- Publication number
- JPS587921A JPS587921A JP56105011A JP10501181A JPS587921A JP S587921 A JPS587921 A JP S587921A JP 56105011 A JP56105011 A JP 56105011A JP 10501181 A JP10501181 A JP 10501181A JP S587921 A JPS587921 A JP S587921A
- Authority
- JP
- Japan
- Prior art keywords
- pulse transformer
- input
- clock
- output
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパルストランスの駆動方式に関するものであ
る。
る。
プロセスの計算制御装置において、計算制御装置(以下
、CPUと云う)が被制御対象のプロセスと直接、自動
的に情報を交換するための装置がプロセス入出力装置で
ある。このプロセス入出力装置においては、プロセス側
の外部機器に発生する短絡などの故障や雑音等の外乱が
CPU内部に及ばないようにするため、パルストランス
絶縁回路等を用いて入力側と出力側の間を信号以外a)
雑音等に関l−て絶縁12′(いイ)。この発明は、か
かるパルストランス絶縁回路の駆動方式(以下単にパル
ストランスの駆動方式という)に関するものである。
、CPUと云う)が被制御対象のプロセスと直接、自動
的に情報を交換するための装置がプロセス入出力装置で
ある。このプロセス入出力装置においては、プロセス側
の外部機器に発生する短絡などの故障や雑音等の外乱が
CPU内部に及ばないようにするため、パルストランス
絶縁回路等を用いて入力側と出力側の間を信号以外a)
雑音等に関l−て絶縁12′(いイ)。この発明は、か
かるパルストランス絶縁回路の駆動方式(以下単にパル
ストランスの駆動方式という)に関するものである。
第1図は(j(来のパルストランスの駆動方式を示す回
路図である。同図に1dい゛(,4がパルストランスで
あり、6が積分回路である。
路図である。同図に1dい゛(,4がパルストランスで
あり、6が積分回路である。
今、データ入力端子1にデ〜りが入力された状態でクロ
ック入力端子2にり[Jツク信号が入力されると、アン
トゲ−1・3がデータ入力とクロック入力の瞼理績出力
を発生り、 )ランジスタ5を導通させる。するとTM
流電源9からパルストランス4、トランジスタ5を経て
駆動電流が流れ、パルストランス4は駆動される。パル
ストランス4からの出力は積分回路6にお(パC積分さ
れた後、出力端子7,8から出力され7)、1 さて、ト述した如ぎpt来の駆動方式において、は。
ック入力端子2にり[Jツク信号が入力されると、アン
トゲ−1・3がデータ入力とクロック入力の瞼理績出力
を発生り、 )ランジスタ5を導通させる。するとTM
流電源9からパルストランス4、トランジスタ5を経て
駆動電流が流れ、パルストランス4は駆動される。パル
ストランス4からの出力は積分回路6にお(パC積分さ
れた後、出力端子7,8から出力され7)、1 さて、ト述した如ぎpt来の駆動方式において、は。
” ル、X ) ランスJ’21’ (★(E ’L’
IJ トH、h yンスの1次巻線に印加されるパル
ス電圧とパルス中の積をいう)により駆動されるもので
あり、第1図でクロック入力端子2に異常にパルス幅の
長いようなりロック信号が人力されるとE′P積が大き
くなり、パルストランス4が飽和状態となり、パルスト
ランス4に過大な電流が流れ、その結果として焼損を引
起すことになる。パルストランスの従来の焼損防止方式
として、温度ヒユーズ方式がある。
IJ トH、h yンスの1次巻線に印加されるパル
ス電圧とパルス中の積をいう)により駆動されるもので
あり、第1図でクロック入力端子2に異常にパルス幅の
長いようなりロック信号が人力されるとE′P積が大き
くなり、パルストランス4が飽和状態となり、パルスト
ランス4に過大な電流が流れ、その結果として焼損を引
起すことになる。パルストランスの従来の焼損防止方式
として、温度ヒユーズ方式がある。
この方式は直流電源9とパルストランス40間に温度ヒ
ユーズ抵抗を入れ、過大′に!c流が流れると該ヒユー
ズ抵抗が溶断してパルストランスを保膿するものである
。この場合パルストランス4の焼損は避けられるが温度
ヒユーズ抵抗は焼損するので、これを交換する手間が必
要になるという問題がある。
ユーズ抵抗を入れ、過大′に!c流が流れると該ヒユー
ズ抵抗が溶断してパルストランスを保膿するものである
。この場合パルストランス4の焼損は避けられるが温度
ヒユーズ抵抗は焼損するので、これを交換する手間が必
要になるという問題がある。
この発明は、上述のような問題点を解決するためになさ
れたものであり、従ってこの発明の目的は、温度ヒユー
ズ抵抗の交換というような作業を伴わずにパルストラン
スの焼損防止を図ることのできるパルストランス駆動方
式を提供することにある。
れたものであり、従ってこの発明の目的は、温度ヒユー
ズ抵抗の交換というような作業を伴わずにパルストラン
スの焼損防止を図ることのできるパルストランス駆動方
式を提供することにある。
この発明の構成の要点は、データ入力とクロック入力を
同時に印加されたとき付勢されるドライバーを介して駆
動されるパルストランスにおいて、クロック入力の異常
を検出する異常検出回路を設け、該異常検出々力により
前記ドラ・rバーによるパルストランスの駆動を禁止す
るようにした点にある。
同時に印加されたとき付勢されるドライバーを介して駆
動されるパルストランスにおいて、クロック入力の異常
を検出する異常検出回路を設け、該異常検出々力により
前記ドラ・rバーによるパルストランスの駆動を禁止す
るようにした点にある。
次に図を参照してこの発明の詳細な説明する。
第2図はこの発明の一実施例を示す回路図である。
同図において、10はクロック異常検出回路であり、1
1は3人力のアンドゲートで、クロック異常検出回路1
0からの入力は反転して入力されている。
1は3人力のアンドゲートで、クロック異常検出回路1
0からの入力は反転して入力されている。
今、入力端子1にデータが入力された状態において、パ
ルス幅が異常に長いようなりロック信号が入力端子2に
入力されたとすると、クロック異常検出回路10がそれ
を検出し、その検出々力をアンドゲート4に送り、該ゲ
ートを禁止するので、このときパルストランス4が駆動
されることはない。従ってパルストランス4の焼損は防
止される。
ルス幅が異常に長いようなりロック信号が入力端子2に
入力されたとすると、クロック異常検出回路10がそれ
を検出し、その検出々力をアンドゲート4に送り、該ゲ
ートを禁止するので、このときパルストランス4が駆動
されることはない。従ってパルストランス4の焼損は防
止される。
次にクロック異常検出回路10の具体的回路例を第3図
を参照[〜で説明する。第3図において、6は、抵抗F
tl 、 R2、コンデンサCから成る積分回路、12
はコンパレータであり、直流電源9を抵抵R3,R4に
より分割して得られろ基準電圧1静と積分回路6の出力
レベルを比較する回路である。そのほか13はインバー
タ、14は発光ダイオード、である。
を参照[〜で説明する。第3図において、6は、抵抗F
tl 、 R2、コンデンサCから成る積分回路、12
はコンパレータであり、直流電源9を抵抵R3,R4に
より分割して得られろ基準電圧1静と積分回路6の出力
レベルを比較する回路である。そのほか13はインバー
タ、14は発光ダイオード、である。
第4図は第3図における各部信号の波形図である。第4
図を参照しながら第3図の回路動作を説明する。
図を参照しながら第3図の回路動作を説明する。
第3図において、クロック入力端子2から第4図に示す
如き正常なりロック人力■が入力したとき、積分回路6
の出力■は第4図に示す如(、基準電圧Erを超えるこ
、とがないように基準電圧Erは設定されている。従っ
てコンパレータ12からはこのとき出力が発生しない。
如き正常なりロック人力■が入力したとき、積分回路6
の出力■は第4図に示す如(、基準電圧Erを超えるこ
、とがないように基準電圧Erは設定されている。従っ
てコンパレータ12からはこのとき出力が発生しない。
他方、入力端子2から異常に長いパルス幅をもつクロッ
ク人力■a(第4図において異常に広い分だけ点線で拡
幅して示す)が入力したとすると、そのとぎの積分回路
6の出力■aは第4図に示す如く基準電圧Erを超える
ことがある。従ってその超えた期間だけコンパレータ出
力■が第4図に示す如くオンとなり、異常なりロック入
力が到来したこと、すなわちクロック異常を検知できる
。このとき発光ダイオード14が点灯し、クロック異常
を表示する。
ク人力■a(第4図において異常に広い分だけ点線で拡
幅して示す)が入力したとすると、そのとぎの積分回路
6の出力■aは第4図に示す如く基準電圧Erを超える
ことがある。従ってその超えた期間だけコンパレータ出
力■が第4図に示す如くオンとなり、異常なりロック入
力が到来したこと、すなわちクロック異常を検知できる
。このとき発光ダイオード14が点灯し、クロック異常
を表示する。
第5図は第2図におけるクロック異常検出回路10の他
の具体例を示すブロック図であり、第6図は第5図にお
ける各部信号の波形図である。
の具体例を示すブロック図であり、第6図は第5図にお
ける各部信号の波形図である。
第5図において、6は積分回路であり、12はコンパレ
ータ、15はナントゲート、16はフリップフロップ、
17は表示器、である。
ータ、15はナントゲート、16はフリップフロップ、
17は表示器、である。
第5図、第6図を参照して回路動作を説明する。
さて、今正常なりロック入力(オフ期間TO1唯今の例
では、クロック入力のオフ期間でパルストランスが駆動
されるものとしている)の代りに、オフ期間T1という
異常なりロック人力■が入力端子2から入力したものと
する。このとき積分回路6の出力■は第6図に示す如き
波形となり、クロツク入力のオフ期間TIが正常時のオ
フ期間TOより長いために、基準電圧Er以下に低下す
る期間が生じる。
では、クロック入力のオフ期間でパルストランスが駆動
されるものとしている)の代りに、オフ期間T1という
異常なりロック人力■が入力端子2から入力したものと
する。このとき積分回路6の出力■は第6図に示す如き
波形となり、クロツク入力のオフ期間TIが正常時のオ
フ期間TOより長いために、基準電圧Er以下に低下す
る期間が生じる。
そこでこの期間オフとなるコンパレータ12からの出力
■が生じる。異常なりロック人力■とコンパレータ出力
■のナンドをゲート15においてとれば、ナンド出力■
を得ることができる。正常なりロック入力のとぎに(工
このナンド出力■は発生しない。そこでこのナンド出力
■を用いてフリップフロップ16をセットすれば、該フ
リップフロップ16のセット出力によりクロック異常を
検出することができる。またこのクロック異常は表示器
17により表示することもできる。フリップフロップ1
6は、クロック異常を表示する必要がなくなったとき、
リセットされる。
■が生じる。異常なりロック人力■とコンパレータ出力
■のナンドをゲート15においてとれば、ナンド出力■
を得ることができる。正常なりロック入力のとぎに(工
このナンド出力■は発生しない。そこでこのナンド出力
■を用いてフリップフロップ16をセットすれば、該フ
リップフロップ16のセット出力によりクロック異常を
検出することができる。またこのクロック異常は表示器
17により表示することもできる。フリップフロップ1
6は、クロック異常を表示する必要がなくなったとき、
リセットされる。
以上説明したとおりであるから、この発明によれば、ク
ロックパルスが異常で、且つトランス焼損モードとなる
とりpツク異常検出回路が動作してパルストランスを非
駆動にするので、トランス焼損が防止できる。更に本方
式によればクロックパルスの断のみならずクロックパル
スの周波数が異なる時も検出可能であく)。尚、クロッ
クパルス異常の表示が容易にr=f能であるという効果
もある。
ロックパルスが異常で、且つトランス焼損モードとなる
とりpツク異常検出回路が動作してパルストランスを非
駆動にするので、トランス焼損が防止できる。更に本方
式によればクロックパルスの断のみならずクロックパル
スの周波数が異なる時も検出可能であく)。尚、クロッ
クパルス異常の表示が容易にr=f能であるという効果
もある。
第1図は従来のパルストランスの駆動方式を示す回路図
、第2図はこの発明の一実施例を示す回路図、第3図は
第2図におけるクロック異常検出回路10の具体例な示
す回路図、第4図は第3図における各部信−14の波形
図、第5図は第2図におけるクロック異常検出回路の他
の例を示すブロック図、M6図は第5図に16ける各部
信号の波形図、である。 符号説明
、第2図はこの発明の一実施例を示す回路図、第3図は
第2図におけるクロック異常検出回路10の具体例な示
す回路図、第4図は第3図における各部信−14の波形
図、第5図は第2図におけるクロック異常検出回路の他
の例を示すブロック図、M6図は第5図に16ける各部
信号の波形図、である。 符号説明
Claims (1)
- 1) f−少入力とクロック入力を同時に印加された
とき付勢されるドライバーを介して駆動されるパルスト
ランスにおいて、りtコック入力の異常を検出する異常
検出回路を設け、該異常検出々力により前記ドライバー
によるパルストランスの駆動を禁止[またことを特徴と
するパルストランス駆動方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56105011A JPS587921A (ja) | 1981-07-07 | 1981-07-07 | パルストランス駆動方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56105011A JPS587921A (ja) | 1981-07-07 | 1981-07-07 | パルストランス駆動方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS587921A true JPS587921A (ja) | 1983-01-17 |
Family
ID=14396124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56105011A Pending JPS587921A (ja) | 1981-07-07 | 1981-07-07 | パルストランス駆動方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS587921A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS601036U (ja) * | 1983-06-13 | 1985-01-07 | 株式会社ユ−シン | パルス数判別回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4832458A (ja) * | 1971-08-31 | 1973-04-28 | ||
JPS5147652B1 (ja) * | 1971-08-05 | 1976-12-16 |
-
1981
- 1981-07-07 JP JP56105011A patent/JPS587921A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5147652B1 (ja) * | 1971-08-05 | 1976-12-16 | ||
JPS4832458A (ja) * | 1971-08-31 | 1973-04-28 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS601036U (ja) * | 1983-06-13 | 1985-01-07 | 株式会社ユ−シン | パルス数判別回路 |
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