JPS5878443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5878443A JPS5878443A JP56176799A JP17679981A JPS5878443A JP S5878443 A JPS5878443 A JP S5878443A JP 56176799 A JP56176799 A JP 56176799A JP 17679981 A JP17679981 A JP 17679981A JP S5878443 A JPS5878443 A JP S5878443A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 21
- 239000000919 ceramic Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 13
- 238000007789 sealing Methods 0.000 claims description 7
- 230000005855 radiation Effects 0.000 abstract description 5
- 230000001678 irradiating effect Effects 0.000 abstract description 2
- 150000002739 metals Chemical class 0.000 abstract description 2
- 230000017525 heat dissipation Effects 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000003466 welding Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910000833 kovar Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 230000001988 toxicity Effects 0.000 description 1
- 231100000419 toxicity Toxicity 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特−こ高電力
消費の半導体装置の製造方法の改jILIと関するもの
である。
消費の半導体装置の製造方法の改jILIと関するもの
である。
近年の半導体装置は、特に計算機等に使われるものは高
速の演算スピードを要求されるようになり、半導体素子
の高集積化、高消費電力化がなされるようになってきて
いる。これに伴って、1つの半導体素子が発する熱量も
多大なものとなり、これを搭載するケースも、放熱特性
の良いものが要求されるようになってきた。ケースの放
熱特性を上昇させるためには2つのアプローチの仕方が
ある。1つは熱伝導率の高い材料を選択すること、他の
1つは放熱の容易な構造にすることである・熱伝導率の
高い材料として先づ金属が挙げら・れるが、金属は一般
に熱膨張率も高く、他の材料との整合性を考慮すると選
択の範囲は挟まり、結局高価なものとなってしまう。ま
た、ベリリア(Bed)や炭化硅素(8iC)のように
電気絶縁性で熱伝導率が高く且つ熱膨張率の低い材料も
あるが、今のところ高価であうたり、粉末に毒性がある
等の問題があり、使用の範囲が限定される・一方、放熱
の容易な構造としてはヒート・パイプや放熱フィン等が
ある。しかし、ヒート・パイプは構造が複雑になり、末
だ十分な信頼性を有するには至りてはいない。現在、最
も容易で比較的高い放熱特性が得られる構造はフィン付
のケースである。
速の演算スピードを要求されるようになり、半導体素子
の高集積化、高消費電力化がなされるようになってきて
いる。これに伴って、1つの半導体素子が発する熱量も
多大なものとなり、これを搭載するケースも、放熱特性
の良いものが要求されるようになってきた。ケースの放
熱特性を上昇させるためには2つのアプローチの仕方が
ある。1つは熱伝導率の高い材料を選択すること、他の
1つは放熱の容易な構造にすることである・熱伝導率の
高い材料として先づ金属が挙げら・れるが、金属は一般
に熱膨張率も高く、他の材料との整合性を考慮すると選
択の範囲は挟まり、結局高価なものとなってしまう。ま
た、ベリリア(Bed)や炭化硅素(8iC)のように
電気絶縁性で熱伝導率が高く且つ熱膨張率の低い材料も
あるが、今のところ高価であうたり、粉末に毒性がある
等の問題があり、使用の範囲が限定される・一方、放熱
の容易な構造としてはヒート・パイプや放熱フィン等が
ある。しかし、ヒート・パイプは構造が複雑になり、末
だ十分な信頼性を有するには至りてはいない。現在、最
も容易で比較的高い放熱特性が得られる構造はフィン付
のケースである。
これまでの放熱フィン付きのケースは、例えば第1図の
ような形態が代表的である。5即ち、セラミ、り基板1
の下面に外部リードピン2が配列され1反対の面に放熱
フィン3が取り付けられたものである。一般に放熱フィ
ンは、外部リードピンの植立されている面とは反対側に
取り付けられる。
ような形態が代表的である。5即ち、セラミ、り基板1
の下面に外部リードピン2が配列され1反対の面に放熱
フィン3が取り付けられたものである。一般に放熱フィ
ンは、外部リードピンの植立されている面とは反対側に
取り付けられる。
これは、半導体装置をプリント基板に実装した時に、送
風によりフィンから放熱し易くする為である。しかし、
従来のこの種の構造には放熱という点で極めて不利な欠
陥を有する。それは第2図化断面図で示したように、半
導体素子4から発生した熱は、半導体素子が固着されて
いるセラミック基板1番こ伝わり、それがフィン3に伝
導されて放熱されるという経路をとる為、伝導路が長く
なり熱抵抗が大きくなるとい□う点である。従うて、放
熱性を改善する為には、第3図のように、半導体素子4
を外部リードピン2が囲んだ藺に固着し、その固着面か
らセラミック基板を挾んで直接にフィンに熱を逃がす必
要がある。しかし、このパッケージ構造を得る為には、
半導体素子の封止法を改善する必要がある。セラミック
・ケースの従来からある封止法は、セラ文ツク製キャッ
プをエポキシ系樹脂で接着した゛す、シリコーン系ある
いはエポキシ系樹脂を流し込んだりする簡単なものから
、セラ文ツク製キャップにガラス粉末を塗布し融かして
接着するフリットシール、ハンダで金属板を固着するハ
ンダシール、人u/8 n合金で金属板を固着する*U
/SOシール、そして最も一般的に使われているシーム
ウェルド等がある。
風によりフィンから放熱し易くする為である。しかし、
従来のこの種の構造には放熱という点で極めて不利な欠
陥を有する。それは第2図化断面図で示したように、半
導体素子4から発生した熱は、半導体素子が固着されて
いるセラミック基板1番こ伝わり、それがフィン3に伝
導されて放熱されるという経路をとる為、伝導路が長く
なり熱抵抗が大きくなるとい□う点である。従うて、放
熱性を改善する為には、第3図のように、半導体素子4
を外部リードピン2が囲んだ藺に固着し、その固着面か
らセラミック基板を挾んで直接にフィンに熱を逃がす必
要がある。しかし、このパッケージ構造を得る為には、
半導体素子の封止法を改善する必要がある。セラミック
・ケースの従来からある封止法は、セラ文ツク製キャッ
プをエポキシ系樹脂で接着した゛す、シリコーン系ある
いはエポキシ系樹脂を流し込んだりする簡単なものから
、セラ文ツク製キャップにガラス粉末を塗布し融かして
接着するフリットシール、ハンダで金属板を固着するハ
ンダシール、人u/8 n合金で金属板を固着する*U
/SOシール、そして最も一般的に使われているシーム
ウェルド等がある。
樹脂を使って封止する方法はいずれも耐湿性や耐熱性に
乏しく、高信頼度を要求される半導体装置の封止法とし
ては不適当である。フリットシール法は、比較的低融点
のガラス粉末を用いて封止するが、それでも400〜s
oo@cに加熱しなければならず、この温度に特性変動
をきたさない半導体素子は限られ、特に最近の論理素子
は高集積化とともに高温には弱く、一般的なシール法で
はない。ハンダシールは、比較的安価に容易番とできる
が、融点が2006C前後と低く、また、熱疲労し易い
ため、信頼度に欠ける欠点がある。ムu/8nシールは
、300〜350°Cの加熱で嵐好な封止が可能である
が、ムUを使用、している為、高価になり、また、半導
体素子をセラミック基板にノ1ンダで固着している半導
体装置には適用できない。封止の際に半導体素子の温度
が上がらず、信頼度も高(、低コストでできるのがシー
ムウェルド法である。
乏しく、高信頼度を要求される半導体装置の封止法とし
ては不適当である。フリットシール法は、比較的低融点
のガラス粉末を用いて封止するが、それでも400〜s
oo@cに加熱しなければならず、この温度に特性変動
をきたさない半導体素子は限られ、特に最近の論理素子
は高集積化とともに高温には弱く、一般的なシール法で
はない。ハンダシールは、比較的安価に容易番とできる
が、融点が2006C前後と低く、また、熱疲労し易い
ため、信頼度に欠ける欠点がある。ムu/8nシールは
、300〜350°Cの加熱で嵐好な封止が可能である
が、ムUを使用、している為、高価になり、また、半導
体素子をセラミック基板にノ1ンダで固着している半導
体装置には適用できない。封止の際に半導体素子の温度
が上がらず、信頼度も高(、低コストでできるのがシー
ムウェルド法である。
これは第4図に示したよ引ζ、半導体素子4の外周囲に
金属リング5をセラミック基板1に密着して設け、この
上に金属キャップ6を重ね、一対のローラー電極7.7
′を押し当てながら電流を流すと、リング5とキャップ
6との接触面で発熱し、両者を融かして接着するもので
ある。発熱は局部的であり半導体素子の温度は上昇しな
いので高温に弱い素子や半導体素子をセラミック基板に
/’%ンダで固着した半導体装置化も適用できる。また
、リングやキャップはF @/N i合金などで作られ
、これの融けたものでシールされる為ハンダやムU/4
mの低融点ロウ材に比べて熱疲労が少なく、信頼度も高
い。
金属リング5をセラミック基板1に密着して設け、この
上に金属キャップ6を重ね、一対のローラー電極7.7
′を押し当てながら電流を流すと、リング5とキャップ
6との接触面で発熱し、両者を融かして接着するもので
ある。発熱は局部的であり半導体素子の温度は上昇しな
いので高温に弱い素子や半導体素子をセラミック基板に
/’%ンダで固着した半導体装置化も適用できる。また
、リングやキャップはF @/N i合金などで作られ
、これの融けたものでシールされる為ハンダやムU/4
mの低融点ロウ材に比べて熱疲労が少なく、信頼度も高
い。
しかし、シームウェルドの欠点は、金属ローラーを同転
で舎る広いスペースが必要である点であり、第3図のよ
うに、外部リードピン番こ囲まれた領域でシームウェル
ドすることは困難である。
で舎る広いスペースが必要である点であり、第3図のよ
うに、外部リードピン番こ囲まれた領域でシームウェル
ドすることは困難である。
本発明は、上記のように半導体素子の封止を外部リード
ピンに囲まれた状態で行なう場合に、改嵐した方法で封
止することにより、従ネの問題を解消し、高信頼性且つ
低熱抵抗のパッケージを実現するため−こなされたもの
で、セラミック基板上の半導体素子を囲む位置に金属リ
ングを設け、半導体素子を覆い且つ金属リングに重なる
大きさの金属キャップを重ね、しかる後に両者の重なる
部位にレーザービームを照射して封止することを特徴と
するものである。
ピンに囲まれた状態で行なう場合に、改嵐した方法で封
止することにより、従ネの問題を解消し、高信頼性且つ
低熱抵抗のパッケージを実現するため−こなされたもの
で、セラミック基板上の半導体素子を囲む位置に金属リ
ングを設け、半導体素子を覆い且つ金属リングに重なる
大きさの金属キャップを重ね、しかる後に両者の重なる
部位にレーザービームを照射して封止することを特徴と
するものである。
レーザービームは指向性が良く隔れた所から照射しても
広がりが殆んどないため、!細加工に適し、特に機械的
な加工では治工具類が届かない領域の加工でも離れた所
から容易に行なえる特徴を有する。本発明は、レーザー
ビームのこの特徴を、半導体装置の低熱抵抗構造を有す
るパッケージ、即ち、第3図のように、半導体素子を外
部リードピンが囲んだ面に固着した構造を有する半導体
装置の製造に利用したものである。
広がりが殆んどないため、!細加工に適し、特に機械的
な加工では治工具類が届かない領域の加工でも離れた所
から容易に行なえる特徴を有する。本発明は、レーザー
ビームのこの特徴を、半導体装置の低熱抵抗構造を有す
るパッケージ、即ち、第3図のように、半導体素子を外
部リードピンが囲んだ面に固着した構造を有する半導体
装置の製造に利用したものである。
以下に、本発明の実施例を図面を使りて詳細に説明する
。
。
半導体装置をTAB (Tape Automated
Bonding )法により組み立てる場合に本発明
を適用した一例を第5図に示す。TAB法は第5図(a
)のように、絶縁性フィルム8の中央部に貫通孔9を開
け、この貫通孔上にリード10を支持枠11に支えられ
て実画させる。一方、半導体素子4の電極は突起状く形
成し、リード4の先端は、この実船電極の位置に合致す
るように揃えである。リードと実船電欅とは、両者を位
置会わせして重ねた後、はぼ半導体素子と大きさの等し
い治具により熱と圧力を加えること夢こより、全リード
を同時に接続することができる。以上のようζζして接
続した状態を示したものが第5図($1)であ、る。リ
ード4の末端にはパッド12が設けられており、ここに
電極端子を押し轟てることにより半導体素子を動作させ
、所定の性能を発揮するか否かチェックすることができ
る。チgvりの結果、正常な半導体素子は、第5図伽)
のように、支持枠11を残(′て絶縁フィルムから切り
離され、例えば第5図(C)に示したようなP I F
(PIug−1a Packageプラグインパνケ
ージ)13に組み込まれる。半導体素子4は、PIFの
中央に開けられた凹部14の底に固着(−マウント)さ
れる。半導体素子には第5図(b)のようにリード10
が接続されているので、半導体素子をビンセット等で把
んで凹部14の底と擦り合わすことができず、通常のム
u/81マウントや、A u/8 tsマウントはむず
かしい。’I’AB法によりて組み立てる場合、マウン
トは半導体素子の裏面にムU等を蒸着し、PIFの凹部
14の底iζはムUや8fi等をメタライズしておき、
ハンダで行なうのが最もよい。銀ペースト等でマウント
することも勿論可能であるが、熱抵抗が高くなるので消
費電力の高い半導体素子の場合は不利である・以上のよ
うにして半導体素子をマウントした後、リード10の末
端を、PIFの外部端子15に接続する。両者は、例え
ば、゛リード10と外部端子1sをムUや8nでめうき
しておき、熱゛と圧力を加えれば、全リードを同時に接
続することができる。
Bonding )法により組み立てる場合に本発明
を適用した一例を第5図に示す。TAB法は第5図(a
)のように、絶縁性フィルム8の中央部に貫通孔9を開
け、この貫通孔上にリード10を支持枠11に支えられ
て実画させる。一方、半導体素子4の電極は突起状く形
成し、リード4の先端は、この実船電極の位置に合致す
るように揃えである。リードと実船電欅とは、両者を位
置会わせして重ねた後、はぼ半導体素子と大きさの等し
い治具により熱と圧力を加えること夢こより、全リード
を同時に接続することができる。以上のようζζして接
続した状態を示したものが第5図($1)であ、る。リ
ード4の末端にはパッド12が設けられており、ここに
電極端子を押し轟てることにより半導体素子を動作させ
、所定の性能を発揮するか否かチェックすることができ
る。チgvりの結果、正常な半導体素子は、第5図伽)
のように、支持枠11を残(′て絶縁フィルムから切り
離され、例えば第5図(C)に示したようなP I F
(PIug−1a Packageプラグインパνケ
ージ)13に組み込まれる。半導体素子4は、PIFの
中央に開けられた凹部14の底に固着(−マウント)さ
れる。半導体素子には第5図(b)のようにリード10
が接続されているので、半導体素子をビンセット等で把
んで凹部14の底と擦り合わすことができず、通常のム
u/81マウントや、A u/8 tsマウントはむず
かしい。’I’AB法によりて組み立てる場合、マウン
トは半導体素子の裏面にムU等を蒸着し、PIFの凹部
14の底iζはムUや8fi等をメタライズしておき、
ハンダで行なうのが最もよい。銀ペースト等でマウント
することも勿論可能であるが、熱抵抗が高くなるので消
費電力の高い半導体素子の場合は不利である・以上のよ
うにして半導体素子をマウントした後、リード10の末
端を、PIFの外部端子15に接続する。両者は、例え
ば、゛リード10と外部端子1sをムUや8nでめうき
しておき、熱゛と圧力を加えれば、全リードを同時に接
続することができる。
外部端子15はそれぞれ外部リードピン番こ導通されて
いる。(C)図では、繁雑を避けるために、手前の外部
リードピンは省略して描いである。半導体素子4及びそ
れに接続されたリードlOを収納した凹部(−キャビテ
()16の外周、化は金属リング5が設けられ、ここ1
ζ第3図のよ引こ金属キヤ、プロを重ね、レーザービー
ムを照射して両金属を溶かして溶接する。金属リングに
コバールを、金属キヤνカこ厚さ2〜3μmのNlめっ
きしたZooILln厚のコバール板を用いた場合、溶
接に必要な出力は、準連続Nd:yAoレーザーで10
0〜200W、速度は151である。このようにしてシ
ールした半導体装置は、外部リードピンの植立された面
とは反対の面にムU等でメタライズしておけば、塔載す
る半導体素子の消費電力や耐熱性にようで、必要に応じ
て第3図のように放熱フィ゛ン3を設けることが苛能で
ある。半導体素子の最高ジャンクシ17温度T j (
ms+x )が125°C1使用外気温度Taが70°
C1消費電力P 615 Wとすると、要求される熱抵
抗aSは、 以下となり、第2図のような従来の構造では到底II!
現できず、第3図の形態が必要となり、従うてシームラ
2ルド法による気密シールはできなくなる。しかも’l
’AB法では、前記のようにマウントはハンダを用いる
のが一般的であるので、封入はフリット・シールやムn
/8 nシールのように温度を上げることができない。
いる。(C)図では、繁雑を避けるために、手前の外部
リードピンは省略して描いである。半導体素子4及びそ
れに接続されたリードlOを収納した凹部(−キャビテ
()16の外周、化は金属リング5が設けられ、ここ1
ζ第3図のよ引こ金属キヤ、プロを重ね、レーザービー
ムを照射して両金属を溶かして溶接する。金属リングに
コバールを、金属キヤνカこ厚さ2〜3μmのNlめっ
きしたZooILln厚のコバール板を用いた場合、溶
接に必要な出力は、準連続Nd:yAoレーザーで10
0〜200W、速度は151である。このようにしてシ
ールした半導体装置は、外部リードピンの植立された面
とは反対の面にムU等でメタライズしておけば、塔載す
る半導体素子の消費電力や耐熱性にようで、必要に応じ
て第3図のように放熱フィ゛ン3を設けることが苛能で
ある。半導体素子の最高ジャンクシ17温度T j (
ms+x )が125°C1使用外気温度Taが70°
C1消費電力P 615 Wとすると、要求される熱抵
抗aSは、 以下となり、第2図のような従来の構造では到底II!
現できず、第3図の形態が必要となり、従うてシームラ
2ルド法による気密シールはできなくなる。しかも’l
’AB法では、前記のようにマウントはハンダを用いる
のが一般的であるので、封入はフリット・シールやムn
/8 nシールのように温度を上げることができない。
本発明によれば、上記の困難を解消し、低熱抵抗且つ高
気密性を有する信頼度の高い半導体装置を作ることがで
きる。
気密性を有する信頼度の高い半導体装置を作ることがで
きる。
本発明の実施は上記の例に限られない。例えば、第6図
のようなり I P (Dual−in−1ine P
ackssge )にも適用することができる。通常の
DIPは、外部リードピン2の向きとは反対側の面(背
面)に半導体素子が塔載され、主にシームウェルド法に
よって封入されるが、第6図のように、外部り一ドビン
の向いた面(腹面)に半導体素子を塔載し、熱放散性を
上げる為に背面iこ放熱フィンや放熱スタッド(図示せ
ず)を設ける場合はシームウェルドは困難である0本例
に於いてもレーザービーム番こよる封正により低熱抵抗
パッケージが実現できるO また第7図のように多層のセラミック基板1の腹面に半
導体素子を複数個載置し、個々の半導体素子を箱形のキ
ャップ6で封入する場合でも本発明の適用が可能である
0本例の場合、セラミック基板の背面には放熱フィン3
を堆り付け、基板全体を冷却できるようになっている。
のようなり I P (Dual−in−1ine P
ackssge )にも適用することができる。通常の
DIPは、外部リードピン2の向きとは反対側の面(背
面)に半導体素子が塔載され、主にシームウェルド法に
よって封入されるが、第6図のように、外部り一ドビン
の向いた面(腹面)に半導体素子を塔載し、熱放散性を
上げる為に背面iこ放熱フィンや放熱スタッド(図示せ
ず)を設ける場合はシームウェルドは困難である0本例
に於いてもレーザービーム番こよる封正により低熱抵抗
パッケージが実現できるO また第7図のように多層のセラミック基板1の腹面に半
導体素子を複数個載置し、個々の半導体素子を箱形のキ
ャップ6で封入する場合でも本発明の適用が可能である
0本例の場合、セラミック基板の背面には放熱フィン3
を堆り付け、基板全体を冷却できるようになっている。
外部リードピンは、基板1の側面に取り付けられ、プリ
ント板等に実装できるようになっている。。
ント板等に実装できるようになっている。。
以上、詳細に説明したように、本発明によれば、消費電
力の高い半導体素子や最大許容ジャンクシ曹ン温度の低
い半導体素子等、低熱抵抗セラミtり・ケースに組み立
てられる必要のある半導体素子を、外部リードピンに囲
まれた面、即ち、半導体装置としてプリント基板等番こ
実装する際に、プリント基板等と向かい合う面に塔載し
封入することができるので、この面とは反対の面には放
熱フィンや放熱スタッド等のヒート・シンクを堆り付け
ることができ、高性能で且つ信頼度の高い半導体装置を
作ることができる。
力の高い半導体素子や最大許容ジャンクシ曹ン温度の低
い半導体素子等、低熱抵抗セラミtり・ケースに組み立
てられる必要のある半導体素子を、外部リードピンに囲
まれた面、即ち、半導体装置としてプリント基板等番こ
実装する際に、プリント基板等と向かい合う面に塔載し
封入することができるので、この面とは反対の面には放
熱フィンや放熱スタッド等のヒート・シンクを堆り付け
ることができ、高性能で且つ信頼度の高い半導体装置を
作ることができる。
第1図初よび第2図は従来の半導体装置の斜視図および
断面図、第3図は本発明に関わる□半導体装置の断面図
、第4図はシームウェルド法を説明する断面図、第5図
は本発明をptpに適用した場合を説明する斜視図、第
6図は本発明をDIPに適用した場合の斜視図、第7図
は本発明をハイブリッド基板に適用した場合の斜視図で
ある。 なお図中、1.・・・・・・セラミック基板、2.・・
・・・・外部リードピン、3.・・・・パ・放熱フィン
、4.・・・・・・半導体素子、5・・・・・↓金属リ
ング、6・・・・・・金属キャップ、7.7’・・・・
・・ローラー電極、訃・・・・・絶縁性フィルム、9.
・・・・・・貫通孔、lOl・・・・・・リード、11
.・・・・・・支持枠、12゜・・・・・・パッド、1
3.・・・・・・PIF% 14.・・・・・・凹部、
15゜・・・・・・外部端子、16.・・・・・・キャ
ビティである。 沸 1 図 第 2 図 #! 3 図
断面図、第3図は本発明に関わる□半導体装置の断面図
、第4図はシームウェルド法を説明する断面図、第5図
は本発明をptpに適用した場合を説明する斜視図、第
6図は本発明をDIPに適用した場合の斜視図、第7図
は本発明をハイブリッド基板に適用した場合の斜視図で
ある。 なお図中、1.・・・・・・セラミック基板、2.・・
・・・・外部リードピン、3.・・・・パ・放熱フィン
、4.・・・・・・半導体素子、5・・・・・↓金属リ
ング、6・・・・・・金属キャップ、7.7’・・・・
・・ローラー電極、訃・・・・・絶縁性フィルム、9.
・・・・・・貫通孔、lOl・・・・・・リード、11
.・・・・・・支持枠、12゜・・・・・・パッド、1
3.・・・・・・PIF% 14.・・・・・・凹部、
15゜・・・・・・外部端子、16.・・・・・・キャ
ビティである。 沸 1 図 第 2 図 #! 3 図
Claims (1)
- 外1flSIJ−)’ビンを配列したセラミック基板の
前記外部リードピンが囲む面に載置された半導体素子を
気密封止する方法において、前記半導体素子の外周に前
記セラミlり基板に書着して金属リングを設け、前記半
導体素子を覆い且つ前記金属−ノングに重なる大きさの
金属キャップを重ね、前記金属リングと前記金属キャッ
プと重なる部分番こレーザー・ビームを照射すること番
とよ、ノ、YriiYtl!合することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56176799A JPS5878443A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56176799A JPS5878443A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5878443A true JPS5878443A (ja) | 1983-05-12 |
JPS6239825B2 JPS6239825B2 (ja) | 1987-08-25 |
Family
ID=16020039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56176799A Granted JPS5878443A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5878443A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6081843A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | マイクロ波筐体の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51114874A (en) * | 1975-04-02 | 1976-10-08 | Hitachi Ltd | Semiconductor device formation method |
JPS577835A (en) * | 1980-06-19 | 1982-01-16 | Hitachi Cable Ltd | Manufacture of base material for optical fiber |
-
1981
- 1981-11-04 JP JP56176799A patent/JPS5878443A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51114874A (en) * | 1975-04-02 | 1976-10-08 | Hitachi Ltd | Semiconductor device formation method |
JPS577835A (en) * | 1980-06-19 | 1982-01-16 | Hitachi Cable Ltd | Manufacture of base material for optical fiber |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6081843A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | マイクロ波筐体の製造方法 |
JPH0259629B2 (ja) * | 1983-10-12 | 1990-12-13 | Fujitsu Ltd |
Also Published As
Publication number | Publication date |
---|---|
JPS6239825B2 (ja) | 1987-08-25 |
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