JPS5875205A - デイジタル式プロセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は中央演算処理ユニット（ＣＰＵ）が多重化さ
れているディジタル式プロセス制御装置の、ＣＰＵ切換
回路の冗長化方式に関するものである。

従来この権の装置として第１図に示すものがあった。図
において（１）はプロセス、（２）はこのプロセスを制
御するための制御装置である。（３）　、　（４）はプ
ロセス（１）からのアナログ制御入力信号をディジタル
変換するアナログ入力装置、（７）　、　（８）は中央
演算処理ユニット（以下ＣＰＵ　）　（５）　、　（６
＋からのディジタル信号をアナログ信号に変換するアナ
ログ出力装置、αｑはこのアナログ出力装置（７）　、
　（８）からの信号を選択的に切換えるスイッチである
。又、（５）は２重化された片系のＣＰＵ　（以下ＣＰ
Ｕ　−Ａ糸）であり、アナログ人力装置（３）から制御
入力信号値を読み取り、演算処理後アナログ出力装置（
７）に出力する。

同様に（６）は２重化されたもう片系のＣＰＵ　（以下
ＣＰＵ　−Ｂ系）であり、アナログ入力装置（４）から
制御入力値を読みとり演算処理後アナログ出力装置（８
）に出力する。

ＣＰＵ　−Ａ系（５）及びＣＰＵ’−Ｂ系（６）の故障
検出信号はロジック回路（９）に入力する。ロジック回
路（９）の出力はスイッチＯＱに入力し、スイッチ０り
の位置を選択する信号に使われる。

次に動作について説明する。ＣＰＵ　−Ａ系（５）はア
ナログ入力装［（３）を介して読み取ったプロセス（１
）からの制御入力信号値に基づいて制御演算を行ない、
演算結果をアナログ出力装置（７）を介してスイッチＱ
Ｑに伝える。ＣＰ［Ｊ　−Ｂ系（６）も同様に、アナロ
グ入力装置（４）を介して読み取ったプロセス（１）か
らの制御入力信号値に基づいて制御演算を行ないアナロ
グ出力装置（８）を介して演算結果をスイッチａすに伝
える。ＣＰＵ　−Ａ系（５）　、　ＣＰＵ　−Ｂ系（６
）は全く同じ演算を行なつＣいるため、ＣＰＵが両糸と
も正常である限りその演算結果は全く等しい。

ＣＰＵ　−Ａ糸（５）は常に自己診断を行ない、診断の
結果、異常が発見されればＣＰＵ　−Ａ糸故障信号をＯ
Ｎにする。同様にＣＰＵ　−Ｂ系（６）も常に自己診断
を行なっており異常か発見されればＣＰＵ　−Ｂ糸故障
信号をＯＮにする。ロジック回路（９）は上記のＣＰＵ
故障信号を入力し、いずれのＣＰＵ出力をプロセス（１
）に出力するか判断し、その結果をスイッチＯｑに出力
する。スイッチ叫はロジックｌ［Ｉ　路（９）（７）　
出力に従って切換わり、ＣＰＵ出力を選択する。

例えば、ロジック回路（９）は、ＣＰＵが両系とも正常
であればスイッチＱＯに対して現状維持を指令する。ま
たＣＰＵ　−Ａ糸故障信号がＯＮになればＢを、ＣＰＵ
　−Ｂ糸故障信号がＯＮになればＡを選択するようにス
イッチＱｌに指示し、万−ＣＰＵが両系とも故障したと
きは、スイッチ顛を相方の糸から切離し制御出力を現状
維持させるような操作を行なう。

従って第１図のような装置ではＣＰＵ　−Ａ系（５）。

ＣＰＵ　−Ｂ系（６）のいずれかが正常であわばプラン
トの制御を支障なく行なえるため、装置全体の信頼性を
高くすることができる。

従来のデジタル式プロセス制御装置では装置の冗長化が
以上のように構成されているのでＣＰＵ　（５）。

（６）の出力を切換えるハードウェア（例えばスイッチ
Ｑ１）が必要であり、また切換ハードウェアが装置の出
力の最終段に位置しているため、ロジック回路（９）あ
るいはスイッチ叫が故障した場合、ＣＰＵ（５）、（６
）が正常であるにもかかわらず制御ができなくなっテシ
まう。この欠点をさけるため）ロジック回路（９）、ス
イッチＯＱをも冗長化する考え方もあるが、スイッチＣ
１ｍの冗長化は構造的に不可能であり、第２図に示すよ
うにロジック回路＃１〜＃８Ｑυ〜翰で２　ｏｕｔ　ｏ
ｆ　８構成にした場合についても、最終段の２ｏｕｔｏ
ｆ８ゲート翰の故障については同様の結果になってしま
い、結局システ・ムの信頼性がそれほど向上しないなど
の欠点があった。

この発明は上記のような従来のものの欠点を除去するた
めになされｔこもので、ＣＰＵの出力をソフトウェアで
切換えることにより、出力切換ハードウェア（例えばス
イッチαＱ）が不要とし、かつロジック回路の冗長化に
ついても２　ｏｕｔ　ｏｆ　８　処理をソフトウェアで
行なうことにより、最終段の２ｏｕｔ　ｏｆ　８　　ゲ
ートを不要にし、ＣＰＵ切換動作を確実に行なうことが
できるディジタル式プロセス制御装置を提供することを
目的としている。

以下、この発明の一実施例を図について説明する。第８
図において（１）はプロセス、に）はこのプロセスを制
御するための制御装置である。（３）　、　（４）はプ
ロセス（１）からのアナログ制御入力信号をディジタル
変換するアナログ入力装置、０ル、（２）はディジタル
入力値を入力処理するディジタル入力装置、（至）はＣ
ＰＵからのディジタル信号をアナログ信号に変換するア
ナログ出力装置である。アナログ出力ｉｔσつはＣＰＵ
とのインタフェースがいわゆる２ボートとなっており、
ＣＰＵ　Ａ系（５）からもＣＰＵ　Ｂ系（６）からもア
クセスすることができる。

（５）は２重化された片系ＣＰＵ　（ＣＰＵ−Ａ系）で
ありアナログ入力装置（３）からの制御入力信号値を読
み取り、演算処理後、ディジタル入力装置０υにより読
み込まれたロジック回路端の出力に従って、アナログ出
力装置０に出力する。同様に（６）は２重化されたもう
片系のＣＰＵ　（ＣＰＵ−Ｂ系）であり、アナログ入力
装置（４）から制御入力信号値を読み込み、演算処理後
ディジタル入力装置（２）により読み込まれたロジック
Ｎ路−の出力に従ってアナログ出力装置（至）に出力す
る。

ＣＰＵ　Ａ系（５）及びＣＰＵ　Ｂ系（６）は常に自己
診断処理を行なっており、異常が検出されればそれぞれ
ＣＰＵ　Ａ系異常信８、ＣＰＯＢ糸異常信号を′１′に
する。ロジック回路−はこれらの異常信号をもとに論理
演算を行ない、その出力をディジタル入力装置ａル、（
２）へ供給する。

ロジック回路銅は全く同じ構成のロジック回路＃１．　
＄２．　＄８　ａｌＪｌ、姉、＠　を含九でおり、それ
ぞれ毎に独立にロジック演算を行ない、その結果をディ
ジタル入力装置Ｑυ、（２）に出力する。

次に動作について説明する。

ＣＰＵ　Ａ系（５）　、　ＣＰＵ　Ｂ系（６）はアナロ
グ入力装置（３）。

（４）及びディジタル入力装置Ｑυ、（ロ）から読み取
ったアナログ入力値、ディジタル入力値に従って演算処
理を行なうが、そのソフトウェアをフローチャートで示
したものが第４図、第５図である。

第４図はＣＰＵ　Ａ系（５）のソフトウェアを示しＣい
る。ＣＰＵ　Ａ系（５）はアナログ入力読み込み処理０
υを行なった後飢御演算処理（２）を行ないアナログ出
力装＠Ｑ１に出力すべき出力データを演算する。ただし
実際の出力動作はこの時点では行なわない。次にディジ
タル入力読み込み処理−を実行し、ロジック回路用の出
力値（Ａ系制御要求信号＄１．　＄２゜参８及びＢ系制
御要求信号＄１．　＃２．　＃＃８　）を読みとる。次
に２　ｏｕｔ　ｏｆ　８　処理を行ない、Ａ系制御要求
信号＄１．　参２．　＄８　　のうち２つ以上がゞｌ＃
であればＡ系制御要求フラグをセットし、Ｂ系制御要求
信号＄１．　＄２．　＃８のうち２つ以上が５１′であ
ればＢ系制御要求フラグをセットする。

判断子に）はＡ系制御要求フラグが′１′であるがどう
か判断し、それが′ｏ′であればソフトウェアの先頭に
ジャンプし以上の処理を繰り返す。逆に１′であれば判
断千曽によりＢ系制御要求フラグが１１′であるかどう
か判断し、それが′１＃であればソフトウェアの先頭に
ジャンプし以上の処理を繰り返す。逆に″ｏｌであれは
アナログ出力処理−を実行し、制御演算処理（２）の演
算結果をアナログ出力装！１輪に出力した後ソフトウェ
アの先頭にジャンプし以上の処理を繰り返す。

すなわちＣＰＵ　Ａ系（５）は常に制御演算を行なって
いるが８つの全く等°しいロジック回路ａｌｌ、Ｎ、−
の出力値のうち、２つ以上のＡ系制御要求信号が′１′
、２つ以上のＢ系制御要求信号が５０＃となったときの
みアナログ出力装置Ｑ４に対し演算結果を出力する。

亀５図はＣＰＵ　Ｂ系（６λのソフトウェアを示しＣい
る。

アナログ入力読み込み処理＠υ、制御演算処理働。

ディジタル入力読み込み処ＨＭＩｎ　、　２　ｏｕｔ　
ｏｆ　８　　処Ｂｌ（ロ）はＣＰＵ　Ａ系（５）と全く
同じ処理を行なっＣいる。

しかし判断子に）、−がＣＰＵ　Ａ系（５）の場合とは
全く逆になっており、Ａ系制御要求フラグ＝０．Ｂ系制
御要求フラグ＝１となったときのみアナログ出力処理（
転）を実行する。

ロジックｌｉ！回路−は全く等しい８つのロジック回路
＄１．　＄２．　＄８６１１１．姉、−より構成される
が、ロジック回路（財）９国、Ｍの回路構成を第６図に
示す。図にオイテ、Ｎ、ａ１５１ｉ、ｔＮＯＴ回路、１
ｉＪｌｉｌｌＥＡＮＤ回路　を示す。

表　　１ 表１は第６図に示すロジックの輿地値表であるが、ＣＰ
Ｕ　Ａ系異常信号が′ｏＩである限り、Ａ系１ｉ１Ｊ御
壺求信号＝１．Ｂ糸制御要求信号＝０となり、次にＣＰ
Ｕ　Ａ系異常信号か′ｈ１′でかっＣＰＵ　Ｂ系異常信
号が′″０′である場合Ａ系制御要求信号＝０゜Ｂ系制
御要求信号＝１、となる。さらにＣＰＵ　Ａ系異常信号
、ＣＰＵＢ系異常信号がともに′１′となった場合はＡ
系制御要求信号、Ｂ系制御要求（６号はともに１０＃と
なる。

以上のように演算された６つの信号、ＣＰＵＡ系制御要
求信号＄１．　＄２．　＄８及びＣＰＵ　Ｂ系制御要求
信号＄１．　＃２．　＃８　はそのままディジタル入力
バードウェアαｇ、（２）に入力する。仁れらの信号を
２ｏｕｔ　ｏｆ　８処理し、いずれのＣＰＵからアナロ
グ出力を行なうかの判定処理はＣＰＵ内のソフトウェア
により実行される。

また、上記実施例ではＣＰＵ　（５）　、　（６）が常
にロジック回路＃１．　＃＃２．　＄８１１１．９ａ、
１９３１の出力を読み込んでいるため、これら８つのロ
ジック回路のうち１つの出力が異常となったことをすぐ
検出でき、ロジッり回路−の診断を行なうことが可能で
あり、このような診断プログラムを追加することにより
装置の信頼性をさらに向上させることができる。

なお、上記実施例のロジック回路−はロジック回路ｔ’
ｌｌｌ〜−を８ヶ設け、これらの回路の出力の２ｏｕｔ
　ｏｆ　８　　をとってＣＰＵ　−Ａ系あるいはＣＰＵ
　−Ｂ系を選択するものとしＣいるが、ロジック回ｆ＠
ｔ９］１〜−を４回路以上設け°Ｃおき、多数決論理に
より選択するものとしても良い。

以上のようにこの発明によればＣＰＵの切換をソフトウ
ェアで行なうように構成したので切換部分のハードウェ
アの冗長化がシステム信頼性をそこなうことなく容易に
実境でき、さらに切換ハードウェアの診断処理も行なう
ことのできる信頼性の高い装置が得られる効果がある。

【図面の簡単な説明】

第１図は従来の冗長化テイジタル式制御装置を示すハー
ドウェア構成図、第２１．、図、、はＣＰＵ切換部分を
冗長化した場合の従米式冗長化ディジタル式制御装餉を
示すハードウェア構成図。 第８図はこの発明の一実施例による冗長化ディジタル式
制御装置を示すハードウェア構成図、第４図はこの発明
の一実施例によるＣＰＵ　−Ａ糸（５）のソフトウェア
を示すフローチャート図、第５図はこの発明の一実施例
によるＣＰＵ　−Ｂ系（６）のソフトウェアを示すフロ
ーチャート図、第６図はこの発明の一実施例によるロジ
ック１曲路ａｉｕ、ａｒａ、−の回路構成図である。 因におい′Ｃ１（１）はプロセス、（３）　、　（４）
はアナログ入力装置、（５）Ｉｔ　ＣＰＵ　−Ａ糸、（
６Ｊ　ハＣＰＵ　−Ｂ系、ｋ１１〜−はロジック回路、
ＣＩｌ、ｌ　、　Ｑ′４はディジタル入力装置、α４は
アナログ出力装置である。 なお、各図中、同一符号は、同一あるいは相当部分を示
すものとする。 代理人　　葛　野　信　− 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 中央演算処理ユニットが多重化されたディジタル式プロ
   セス制御装置において、各中央演算処理ユニットの演算
   処理した制御出力を受けてプロセスへ供給し得るマルチ
   ポート出力装置、それぞれ、各中央演算処理ユニットの
   異常信号を入力し、健全な中央演算処理ユニットを判断
   する複数のロジック回路、この複数のロジック回路の判
   断結果を人力し、上記複数のロジックの判断結果を多数
   決論理に従って健全な任意の中央演算処理ユニットを選
   択し、該任意の中央演算処理ユニットから上記マルチポ
   ート出力装置への制御出力の供給のみを許すディジタル
   入力装置を備えたことを特徴と−ｆ−ルデイジタル式プ
   ロセス制御装置。