JPS5864554A - 時限監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロコンピュータ、交換機用中央制御装
置、汎用コンピュータ等がプログラムにより時限監視を
行なう際に監視時間等を記憶および監視し所定の監視時
間を経過したときけ、中央制御装置側に通知することが
できる時限監視装置に関する。

従来、プログラム制御による制御装置、例えば交換機用
中央制御装置等において、処理中に発生する各種の時間
を確保するために時間監視を行々う場合は、プログラム
中に時限監視ノログラムを設け、処理中ランダムに発生
する種々の時限監視要求に対して、確保時間を−Ｈメモ
リ内の時限監視登録エリアに登録し、前記時限監視プロ
グラムによシ登録された確保時間の超過を監視するよう
にしている。すなわち、時間監視プログラムが一定時間
ごとに起動されて前記時限聴視登録エリアに登録されて
いる登録時間の減算又は加算を行なうことにより登録時
間が経過したか否かを検出し、時限監視が終了したこと
を出力するのである。上記の処理は一定時間ごとに行々
われ、しかも、登録されてｂる全ての時限監視要求に対
して行々う必要がある。従って、上述の従来の時限監視
方法によるときは、時限監視プログラムが膨大と力るの
みならず、登録中の時限監視９求数だけ同様の処理を繰
返して行なう必要があり、才／こ、ダイナミックステッ
プ数が非常に大きくなる。このため、時限監視処理に大
きな処理時間を要し、制御装置の処理能力の低下を招く
という欠点がある。また、時限監視プログラムにより監
視できる時間は、核プログラムの起動周期時間の倍数と
なり、細かな単位の時間監視ができ庁いという欠点があ
る。細か在単位の時間監視をするために時限監視プログ
ラムの起動周期を短かくすると、時限監視に要する処理
時間がますます大となるからである。

本発明の目的は、上述の従来の欠点を解決し、登録され
た監視時間をハード的に監視し、監視時間を経過したと
きは処理装置側へ通知することができる時限監視装置を
提供することにある。

また、本発明の他の目的は、広範囲な監視時間を細かな
時間単位で行なうことを可能とすることにある。

本発明の監視装置は、交換機用中央制御装置等の制御装
置との信号授受を行なうインタフェース回路と、前記制
御装置から送られたセットタイマ値信号およびエリア指
定信号によって所定のエリアにセットタイマ値を記憶す
るメモリと、一定の減算周期ごとに前記メモリに記憶し
たセットタイマ値を読み出して１減算した減算残漬を上
記メモリの同一エリアに再記録させ上記減算残漬がＯの
ときはタイムアウト検出信号を出力するタイムアウト検
出回路と、前記制御装置から送られたエリア指定信号に
基づいて前記メモリの指定エリアに前記セットタイマ値
を書き込ませかつ該メモリの内容を一定の減算周期ごと
に前記タイムアウト検出回路に読み出させ減算残漬を上
記メモリの同一エリアに再記録させるメモリ制御回路と
、該メモリ制御回路に一定周期の減算周期ノ４ルスを供
給するクロック発生回路と、前記タイムアウト検出回路
の出力するタイムアウト検出信号によシ前記指定エリア
に対応するフラグに１１”をセットするフラグレジスタ
とを備えて、該フラグレジスタの出力線が前記インター
フェース回路を介して前記制御装置からスキャンされる
ことを特徴とする。

１だ、上記メモリ、タイムアウト検出器およびメモリ制
御回路等からなる登録検出器を複数個備えて、かつ各登
録検出器の減算周期をそれぞれ異ならせることによシ広
範囲な監視時間の監視を可能とし、かつ、細かな時間単
位で監視することが可能となる。

次に、本発明につ−て、図面を参照して詳細に説明する
。

第１図は、本発明の一実施例を示すブロック図であり、
マイクロコンピュータ等で構成された制御装置（以下ｃ
ｐという）と本装置との信号授受はインターフェース回
路（ＩＮＴ）１を通して打力われる。ＣＰｌｌＩｌｌか
らに、内部処理実行中に時限監視の必要が生じると、セ
ットタイマ値信号ＳＴおよびセットエリア指定信号ＡＤ
が送られてくる。

セットエリア指定信号ＡＤはタイマオーダ受信回路２で
デコードされて登録検出器ＴＭ０〜Ｔ　Ｍ、のいずれか
１つにエリア指定要求信号Ａ　Ｄ（１−’−Ａ　Ｄ、が
送られる。登録検出器ＴＭｏは、例えば１ｍＳを単位と
する登録検出器で１、’ｒＭｎは例えば１０１００Ｏを
単位とする登録検出器であって、それぞれセレクタ（Ｓ
ＥＬ）５．メモリ　（ＭＲＹ）６　ｔタイムアウト検出
回路（ＴＯＵＴＤ）７　＃メモリ制御回路（ＭＩＲＹＣ
）ｓを内蔵している。そして、クロック発生器９け、例
えば１ｍＳの減算周期クロックＣＬＫｅを登録検出器Ｔ
Ｍ０に供給し、例えば１０１００Ｏの減算周期クロック
ＣＬ　Ｋ、をＴ　Ｍ。

に供給している。前述のｃｐから送られるエリア指定信
号ＡＤは、上記登録検出器Ｔ　Ｍｏ％　Ｔ　Ｍｓの指定
および各登録検出器内のメモリ６に登録させるべきエリ
ア指定情報が含オれている。

上記メモリ６内の記憶フォーマットは、例えば第２図に
示すように構成されている。す々わち、ｎビットのセッ
トタイマ値（Ｔ　Ｄ　Ａ　Ｔ　Ａ）を格納するｍ個のエ
リアを有し、各エリアには、タイマ値がセットされてい
るか否かを示す制御ビット（ＣＢＩＴ）が１ビツトずつ
付加されている。

そして、例えば、登録検出ｋ　Ｔ　ＭＯが４肩定された
ときは、その内蔵するメモリ制御回路８の制御によシ、
メモリ６の指定されたエリアに、セレクタ５を介してＣ
Ｐ側から送られたセットタイマ値（ＴＤＡＴＡ）を朋き
込１せる。同時に該エリアにタイマ値がセットされたこ
とを示す制御ビット信号ＣＢＩＴを制御回路８からメモ
リ６に送り該当番地に１き込ませ為。メモリ６にセット
されたセットタイマ値および制御ビットの内容は、クロ
ック発生器９の出力する一定の減算周期ごとにタイムア
ウト検出回路（ＴＯＵＴＤ）７に読み出される。タイム
アウト検出回路７はセットタイマ値から１を減じ、減算
結果が０になったときは、タイムアウトと判断してタイ
ムアウト信号をフラグレジスタ（ＦＲＥＧ）３に送り該
当フラグに“１＃をセットする。減算結果がＯでないと
きは、減算残漬をセレクタ５に送り、かつ、メモリ制御
回路８に知らせる。そして、メモリ制御回路８の制御に
よりメモリ６の同一エリアに減算残漬および制御ビット
が再格納される。すなわち、セットタイマ値は減算周期
ごとに１減算されて壱き替えられることに々る。上述の
動作は、１回の減算周期内に、メモリ６内に登録されて
いる全タイマセットデータに対して順次くり返して行な
われる。残漬がＯとなったときはタイムアウト検出がさ
れフラグレジスタ３の該当フラグに１１＃がセットされ
ることは勿論である。またこれらの動作は、クロック発
生器９の出力する（図示されない）ベーシッククロック
によシメモリ制御回路８の制御に従って行なわれる。

フラグレジスタ３は、登録検出器ＴＭ、〜ＴＭ３のおの
おのに対応してメモリ６のエリアごとのフラグを格納し
ている。そして、ＣＰ側から与えられる登録検出器指定
信号Ｋによって対応する登録検出器に対応するｍ個のフ
ラグをｍ本の線にそれぞれ出力する。該ｍ本の線に出力
されたフラグをＣＰ側からスキャンすることによって、
各時限監視要求に対する時限のタイムアウトを知るとと
が可能である。なお、タイムアウトを確認したフラグを
リセットするために、リセットフラグを指定したリセッ
ト信号Ｒ３がＣＰ側から送られてくる。

該リセット信号Ｒ８は、インタフェース回路１を介して
フラグリセット回路（ＦＲ８Ｔ）４に与えられ、フラグ
リセット回路４　Ｉｄリセット信号Ｒ８を展開してフラ
グレジスタ３の該当フラグをリセットする。

本実施例によれば、制御装置側から送られたセットタイ
マ値を、指定されたメモリの指定エリアに格納し、各メ
モリ内容は、−走用１川ごとに１減算されるように構成
されているから、セットタイマ値のタイムアウトをハー
ド的に検出することが可能である。従って、制御装置側
の時限監視に要する処理時間を大幅に低減させることが
できる。

寸た、登録検出５　Ｔ　Ｍｏ−Ｔ　Ｍ５の個数を増加さ
せ、各々の減算周期を異ならせることによシ非常に広範
囲の時限監視を小容敏のハードウェアで行なうことが可
能である。メモリ６のセットタイマ値のビット数を増加
すれば細かい監視時間の監視が可能である。

また、ＣＰ側でのタイマセット要求はランダムに発生す
るが、タイマセット要求が時限監夜装置の減鴛周萌と一
致した場合においても、メモリ制御回路８の制御により
支障なくタイマセットおよびタイマｆＭｊ、ｍを行なわ
せることが口」能である。

以上のように、本発明においては、プログラム制御の制
御装置から送られたセットタイマ値を、指定されたメモ
リエリアに格納し、格納されたセットタイマ１直は一定
の減算周期でノ１−ド的に減算し、減算残漬が０になっ
たときはタイムアウト検出回路によりフラグレジスタの
対応フラグを１にセットするように構成されているから
、制御装置側から上記フラグレジスタをスキャンするの
みでタイムアウトを監視することが可能である。制御装
置側の時限監視に要する処理時間を大幅に低減させるこ
とが可能である。

また、複数の登録検出器を備えて、それぞれ異なる減算
周期でセットタイマ値を減算するように構成すれば、非
常に広範囲な時限“監視が少ないハードウェア量の装置
によシ可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図であシ、第
２図は上記実施例におけるメモリの記憶フォーマットを
示す図である。 図において、１・・・インターフェース回路、２・・・
タイマオーダ受信回路、３・−・フラグレジスタ、４・
・・フラグリセット回路、５−・・セレクタ、６・・・
メモリ、７・・・タイムアウト検出回路、８・・・メモ
リ制御回路、９−・クロック発生器、ＴＭ、〜ＴＭ、・
・・登録検出器、ＣＬＫ、〜ＣＬＫ３・・・減算周器パ
ルス。 代理人　弁理士　住　１）俊　宗 第２図 １〜ＣＢＩＴ

Claims (1)

【特許請求の範囲】
1. （１）交換機用中央制御装置等の制御゛装置との信号授
   受を行なうインタフェース回路と、前記制御装置から送
   られたセットタイマ値信号およびエリア指定信号によっ
   て所定のエリアにセットタイマ値を記憶するメモリと、
   一定の減算周期ごとに前記メモリに記憶したセットタイ
   マ値を読み出して１減算した減算残漬を上記メモリの同
   一エリアに再記録させ上記減算残漬が００ときはタイム
   アウト検出信号を出力するタイムアウト検出回路と、前
   記制御装置から送られたエリア指定信号に基づいて前記
   メモリの指定エリアに前記セットタイマ値を書き込ませ
   かつ該メモリの内容を一定の減算周期ごとに前記タイム
   アウト検出回路に読み出させ減算残漬を上記メモリの同
   一エリアに再記録させるメモリ制御回路と、該メモリ制
   御回路に一定周期の減算周期パルスを供給するクロック
   発生回路と、前記タイムアウト検出回路の出力するタイ
   ムアウト検出信号により前記指定エリアに対応するフラ
   グに１１”をセットするフラグレジスタとを備えて、該
   フラグレジスタの出力線が前記インターフェース回路を
   介して前記制御装置からスキャンされることを特徴とす
   る時限監視装置。 （２、特許請求の範囲第１項記載の時限監視装置におい
   て、前記メモリ、タイムアウト検出回路およびメモリ制
   御回路を含む登録検出器を複数個設け、前記クロック発
   生器は異なる周期の複数の減算周期・ぐルスを出力して
   前記複数個の登録検出器のそれぞれの減算周期パルスと
   して供給するように構成し、前記制御装置から送られた
   エリア指定信号を前記インタフェース回路を介して入力
   し該入力信号をデコードして前記複数の登録検出器の１
   つに対してエリア指定要求信号を送出するタイマオーダ
   受信１す１路と、前記複数の登録検出器の出力するタイ
   ムアウト検出信号によりそれぞれのエリア指定位置に対
   応したフラグに°１”をセットし制御装置から送られる
   登録検出器指定信号によって指定されたフラグの内容を
   出力するフラグレジスタとを備えて、該フラグレジスタ
   の出力が制御装置側からスキャンされることを特徴とす
   るもの。