JPS5858633A - Input/output channel processor - Google Patents
Input/output channel processorInfo
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- JPS5858633A JPS5858633A JP15843281A JP15843281A JPS5858633A JP S5858633 A JPS5858633 A JP S5858633A JP 15843281 A JP15843281 A JP 15843281A JP 15843281 A JP15843281 A JP 15843281A JP S5858633 A JPS5858633 A JP S5858633A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Abstract
Description
【発明の詳細な説明】
この発明は入出力チャネルの割込処理に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to interrupt processing of input/output channels.
従来、この種の処理装置として第″１図に示すものがあ
った。図において、（１）は中央処理装置（以下ＣＰＵ
と略記する）％（２）は入出力チャネル（以下、ＩＯＰ
と略記する）、（３）Ｆｉ入出力制御竺装（以下ＩＯＣ
と略記する） ％ （４） 、 （５）はそれぞれ割込
要求信号、（６） 、 （７）はそれぞれ状態情報要求
信号、（８） 、 （９）はそれぞれ状態情報信号で、
状態・情報信号（８） 、 （９）は多ビットで構成さ
れデータバスによって！送される。ａｌは状態情報信号
保持レジスタ（以下５ＴＳＲと略記する）である。Conventionally, there was a processing device of this type as shown in Figure 1. In the figure, (1) is a central processing unit (hereinafter referred to as CPU).
%(2) is the input/output channel (hereinafter referred to as IOP)
(abbreviated as IOC), (3) Fi input/output control system (hereinafter referred to as IOC)
) % (4) and (5) are respectively interrupt request signals, (6) and (7) are each status information request signals, (8) and (9) are each status information signals,
The status/information signals (8) and (9) are composed of multiple bits and are transmitted by a data bus! sent. al is a status information signal holding register (hereinafter abbreviated as 5TSR).
ＩＯＣ（３）から割込要求信号（４）が出力され、この
信号（４）はＩＯＰ ｆ２１を経由して割込要求信号（
５）としてＣＰＵ （１１に到達する。ＣＰＵ （１）
はこれを検知してｌ０Ｃ（３）から状態情報信号を受取
るための状態情報要求信号（６）を送出する。要求信号
（６）はＩＯＰを経由して要求信号（７）としてＩＯＣ
（３）に到達する。ＩＯＣ（３）では要求信号（７）を
受けて５ＴＳＲＱ□内に保持しである状態情報信号（８
）を出力し、これがＩＰＯ（２）を経由して状態情報信
号（９）としてＣＰＵ （１１に入力される。An interrupt request signal (4) is output from the IOC (3), and this signal (4) is sent to the interrupt request signal (
5) to reach CPU (11) as CPU (1)
detects this and sends out a status information request signal (6) for receiving the status information signal from l0C (3). The request signal (6) is sent to the IOC as a request signal (7) via the IOP.
(3) is reached. IOC (3) receives the request signal (7) and sends the status information signal (8) held in 5TSRQ□.
), which is input to the CPU (11) as a status information signal (9) via the IPO (2).
以上の一連の動作でＩＯＣ（３）とＣＰＵ （１１間の
割込処理応答が終了したことになる。With the above series of operations, the interrupt processing response between the IOC (3) and the CPU (11) is completed.
従来の装置は上述のように構成されているが、これは状
態情報要求信号（７）が入力されてから状態情報信号（
８）示出力されるまでの時間が短時間であるということ
を前提としている。ところで鍛近のＩＯＰ、 ＩＯＣ
はマイクロプログラム制御となっており、処理速度が遅
く、また一般にはＩＯＰよりＩＯＣの方が処理速度が遅
いため、従来の装置ではＣＰＵ（１）が状態情報要求信
号（６）を送出してから状態情報信号（９）がＣＰＵ
（１１に入力されるまでの遅れが無視できな諭ものとな
るという欠点があった。The conventional device is configured as described above, but this is because the state information request signal (7) is input and then the state information signal (7) is input.
8) It is assumed that the time until the display is output is short. By the way, Karichika's IOP, IOC
is controlled by a microprogram, and the processing speed is slow. In general, the processing speed of the IOC is slower than that of the IOP, so in conventional devices, after the CPU (1) sends the status information request signal (6), Status information signal (9) is CPU
(There was a drawback that the delay until it was input to 11 was a problem that could not be ignored.
この発明は従来の装置における上述の欠点を除去するた
めになされたもので、ＩＯＣから割込要求信号を受けた
ＩＯＰが、状態情報信号をＩＯＣからあらかじめ入力し
て一時記憶しておき、ＣＰＵへはＩＯＰから状態情報信
号を供給でき本ようにして綜合的な処理速度を向上した
装置を提供することを目的としている。This invention was made in order to eliminate the above-mentioned drawbacks in conventional devices, and the IOP receives an interrupt request signal from the IOC, inputs the status information signal from the IOC in advance, temporarily stores it, and sends it to the CPU. The object of the present invention is to provide a device which can supply status information signals from an IOP, thus increasing the overall processing speed.
以下、図面についてこの発明の詳細な説明する。第２図
はこの発明の基本動作を説明するブロック図で、第２図
において第１図と同一符号は同−又は相当一部分、ある
いは同−又は相当信号を示し、０ηはＩＯＰ （２）内
の５ＴＳＲ、（２）はフリップフロップ、０３は状態情
報要求信号、α◆は状態情報信号である。Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 2 is a block diagram illustrating the basic operation of the present invention. In FIG. 2, the same reference numerals as in FIG. 5TSR, (2) is a flip-flop, 03 is a state information request signal, and α◆ is a state information signal.
ＩＯＣ（３）から割込要求信号（４）がＩＯＰ （２）
に到来すると、ＩＯＰ （２）はフリップフロップ（２
）をセットし、ＣＰＵ （１）に対し割込要求信号（５
）を送出し、同時にＩＯＣ（３）に対して状態情報要求
信号（７）を出力する。Interrupt request signal (4) from IOC (3) is sent to IOP (2)
When the IOP (2) arrives at the flip-flop (2
) and sends an interrupt request signal (5) to the CPU (1).
) and simultaneously outputs a status information request signal (7) to the IOC (3).
この要求信号（７）に対しＩＯＣ（３）の５ＴＳＲα１
からは状態情報信号（８）が出力されＩＯＰ （２）の
５ＴＳＲＱηに入力される。この時点でＩＯＣ（３）は
割込要求中の状態ではなくなる。5TSRα1 of IOC (3) in response to this request signal (7)
A status information signal (8) is output from the IOP (2) and input to 5TSRQη of the IOP (2). At this point, IOC (3) is no longer in the interrupt requesting state.
次Ｋ ＣＰＵ （１）から状態情報要求信号（至）がＩ
ＯＰ （２）に出力されると５ＴＳＲＱｌ）の内容が状
態情報信号０４としてＣＰＵ （１１へ出力される。こ
の出方が終了するとＩＯＰ （２）はフリップフロップ
（６）をリセットして割込要求信号（５）を消去する。The state information request signal (to) from the next K CPU (1) is I
When output to OP (2), the contents of 5TSRQl) are output to CPU (11) as status information signal 04. When this output is completed, IOP (2) resets flip-flop (6) and issues an interrupt request. Erase signal (5).
第３図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分或は同−又は相当信号
を示し、ＣＩ） 、 ０１ 、・・・（３ｎ） ｔｉそ
れぞれ第２図＋７） （３） Ｋ相当する■ｏｃ、
（１０１）、（１０２）。FIG. 3 is a block diagram showing one embodiment of the present invention.
The same reference numerals as in the figure indicate the same or equivalent parts or the same or equivalent signals, CI), 01, ... (3n) ti respectively in Figure 2 + 7) (3)
(101), (102).
・・・（１０ａ）はそれぞれ第２図のα（［相当する５
ＴＳＲ。...(10a) are respectively α([corresponding 5
T.S.R.
（４１） 、 （４２）・・・（４ｎ）はそれぞれ第２
図の（４）に相当する割込要求信号、（１１０）は状態
情報保持レジスタ群、 （１２０）は割込保持テーブ
ルである。(41), (42)...(4n) are the second
An interrupt request signal corresponding to (4) in the figure, (110) a group of status information holding registers, and (120) an interrupt holding table.
第３図に示すように、一般Ｋ ＩＯＰ （２）には複数
のＩＯＣ（３１、０’４−・・・（３ｎ）が接続される
。割込要求信号（４１） 、 （４２）−・・・（４カ
）のいずれかの信号が出力されるとＩＯＰ （２）はフ
リップフロップα２をセットし、割込要求信号（５）を
ＣＰＵ （１）に送出すると共に、割込要求信号（４１
） 、 （４２） 、・・・（４ｎ）のうちのどの割込
要求信号であるかに応じ割込保持テーブル（１２０）中
の対応する位葉に割込フラグをセットする。又、この時
ＩＯＰ （２）は該当するＩＯＣ中の５ＴＳＨの内容を
読取り状態情報信号（８）として入力し状態情報保持レ
ジスタ群（１１０）の中の該当レジスタに格納する。As shown in FIG. 3, a plurality of IOCs (31, 0'4-...(3n) are connected to the general K IOP (2). Interrupt request signals (41), (42)-... ...When any of the (4) signals is output, IOP (2) sets flip-flop α2, sends the interrupt request signal (5) to CPU (1), and also outputs the interrupt request signal ( 41
), (42), . . . (4n), an interrupt flag is set in the corresponding position in the interrupt holding table (120) depending on which of the interrupt request signals is received. Also, at this time, the IOP (2) inputs the contents of 5TSH in the corresponding IOC as a read status information signal (8) and stores it in the corresponding register in the status information holding register group (110).
次にＣＰＵ （１）から状態情報要求信号（至）が出力
されると、ＩＯＰ （２）はまず割込保持テーブル（１
２０）を調べて該当ＩＯＣ番号を捜し、該当ＩＯＣ番号
が見つかったならば、状態情報保持レジスタ群（１１０
）中の該、当レジスタから状態情報信号を読出して信号
′α◆としてＣＰＵ （１）へ送出する。更にＩＯＰ
（２）は割込保持テーブル（１２０）を調べて、他に割
込フラグがなければ割込要求フリップフロップ（イ）を
リセットして動作を終了する。Next, when the status information request signal (to) is output from the CPU (1), the IOP (2) first outputs the interrupt holding table (1).
20) to find the relevant IOC number, and if the relevant IOC number is found, the status information holding register group (110
) is read out from the corresponding register and sent to the CPU (1) as a signal 'α◆. Furthermore, IOP
(2) checks the interrupt holding table (120), and if there are no other interrupt flags, resets the interrupt request flip-flop (a) and ends the operation.
以上のようにこの発明によれば、従来の装置においても
っばらＩＯＣが行っていた割込処理動作の一部をＩＯＰ
が代替して行うことにより状態情報信号の送出を迅速に
行うことができる。As described above, according to the present invention, a part of the interrupt processing operations that were performed mainly by the IOC in conventional devices can be performed by the IOP.
By performing this instead, the status information signal can be sent quickly.
第１図は従来の装置を示すブロック図、第２図はこの発
明の詳細な説明するブロック図、第３図はこの発明の一
実施例を示すブロック図である。
（１１・・・ＣＰＵ、 （２）−ＩＯＰ 、 （３）
、 （３１） 、 （３２） 、・・・（３ｎ） ・−
ＩＯＣ、ＱＯ−（１０１） 、（１０２） 、 −（１
０ａ）、０℃・・・５ＴＳＲ，（１１０）・・・状態情
報保持レジスタ群、（１２０）・・・割込保持テーブル
。
なお、図中同一符号は同−又は相当部分を示す。
代理人 葛 野 信 −
第１図
１υ
第２図FIG. 1 is a block diagram showing a conventional device, FIG. 2 is a block diagram explaining the present invention in detail, and FIG. 3 is a block diagram showing an embodiment of the present invention. (11...CPU, (2)-IOP, (3)
, (31) , (32) ,...(3n) ・-
IOC, QO-(101), (102), -(1
0a), 0°C...5TSR, (110)...Status information holding register group, (120)...Interrupt holding table. Note that the same reference numerals in the figures indicate the same or equivalent parts. Agent Makoto Kuzuno - Figure 1 1υ Figure 2
Claims (1)
制御する入出力チャネルと、この入出力チャネルを介し
て上記複数の入出力側＃装置との間に信号を送受する中
央処理装置とを有する入出力チャネル処理装置において
、 上記複数の入出力制御装置のうちのいずれかの入出力制
御装置から上記入出力チャネルへ割込要求信号が送出さ
れたとき、上記入出力チャネルにおいて上記割込要求信
号を上記中央処理装置に送出し、上記入出力チャネル内
に設けられた割込保持テーブル中の当該入出力制御装置
に対応する位置に割込フラグをセットし、かつ当該入出
力制御装置からの状態情報を上記入出力チャネル内に設
けられた状態情報保持レジスタ群中の当該入出力制御装
置に対応するレジスタに入力しで保持する手段と、上記
割込要求信号に対し上記中央処理装置から上記入出力チ
ャネルに対し情態要求信号が送出されたとき、上記割込
保持テーブル中の該当割込フラグを調査しこのフラグに
対応して上記状態情報保持レジスタ群中から選択したレ
ジスタの内容を上記中央処理装置へ送出する手段とを備
えたことを特徴とする入出力チャネル処理装置。[Claims] Signals are transmitted between a plurality of input/output control devices, an input/output channel that controls the plurality of input/output control devices, and the plurality of input/output side devices via the input/output channels. In an input/output channel processing device having a central processing unit for sending and receiving data, when an interrupt request signal is sent from any one of the plurality of input/output control devices to the input/output channel, the input/output Sending the interrupt request signal to the central processing unit in the output channel, setting an interrupt flag in a position corresponding to the input/output control device in an interrupt holding table provided in the input/output channel, and means for inputting and holding status information from the input/output control device into a register corresponding to the input/output control device in a group of status information holding registers provided in the input/output channel; On the other hand, when a state request signal is sent from the central processing unit to the input/output channel, the corresponding interrupt flag in the interrupt holding table is checked and a selection is made from the state information holding register group in accordance with this flag. an input/output channel processing device, comprising means for sending the contents of the registered register to the central processing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15843281A JPS5858633A (en) | 1981-10-05 | 1981-10-05 | Input/output channel processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15843281A JPS5858633A (en) | 1981-10-05 | 1981-10-05 | Input/output channel processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5858633A true JPS5858633A (en) | 1983-04-07 |
Family
ID=15671630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15843281A Pending JPS5858633A (en) | 1981-10-05 | 1981-10-05 | Input/output channel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858633A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114052A (en) * | 1985-11-14 | 1987-05-25 | Fujitsu Ltd | State information collecting system for input/output device |
| WO2009078135A1 (en) * | 2007-12-19 | 2009-06-25 | Advantest Corporation | Test apparatus |
-
1981
- 1981-10-05 JP JP15843281A patent/JPS5858633A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114052A (en) * | 1985-11-14 | 1987-05-25 | Fujitsu Ltd | State information collecting system for input/output device |
| WO2009078135A1 (en) * | 2007-12-19 | 2009-06-25 | Advantest Corporation | Test apparatus |
| US7792656B2 (en) | 2007-12-19 | 2010-09-07 | Advantest Corporation | Test apparatus |
| JP5331709B2 (en) * | 2007-12-19 | 2013-10-30 | 株式会社アドバンテスト | Test equipment |
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