JPH0323940B2

JPH0323940B2 -

Info

Publication number: JPH0323940B2
Application number: JP60298705A
Authority: JP
Inventors: Mikio Yonekura
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1985-12-30
Filing date: 1985-12-30
Publication date: 1991-04-02
Also published as: JPS62157961A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明はプロセツサへの割込制御方法にかか
り、特に１系統のバス上に複数のプロセツサが接
続されたマルチプロセツサシステムの割込制御方
法に関する。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a method for controlling interrupts to processors, and particularly to a method for controlling interrupts in a multiprocessor system in which a plurality of processors are connected on one bus. Regarding.

＜従来技術＞プロセツサ１台当たりの仕事量を軽減したり、
プロセツサの並列運転により高速処理を行うなど
の場合に、１系統のバス上に複数のプロセツサを
接続したいわゆるマルチプロセツサシステムが用
いられる。<Conventional technology> Reduces the amount of work per processor,
When performing high-speed processing by operating processors in parallel, a so-called multiprocessor system in which a plurality of processors are connected on one bus is used.

このマルチプロセツサシステムにおいて、各プ
ロセツサは独立に処理動作を行うこともできる
が、必要によりプロセツサ間で割込をかけたい場
合がある。 In this multiprocessor system, each processor can perform processing operations independently, but it may be desirable to interrupt between the processors as necessary.

＜発明が解決しようとしている問題点＞ところが、特別な割込信号線を用いて任意のプ
ロセツサ相互間で割込をかけられるようにするた
めには、通常のバス線のほかに多数の配線をプロ
セツサ間に施さなければならず、配線が煩わしい
ばかりか、誤配線の恐れも高くなつてくる。<Problems to be Solved by the Invention> However, in order to be able to issue interrupts between arbitrary processors using a special interrupt signal line, a large number of wires are required in addition to the normal bus line. This must be done between processors, which not only makes the wiring troublesome, but also increases the risk of incorrect wiring.

本発明は、上記従来技術の欠点に鑑みなされた
もので特別な割込用信号線を用いなくても任意の
プロセツサ間で割込制御をかけられるマルチプロ
セツサシステムの割込制御装置を提供すること
を、その目的とする。 The present invention has been made in view of the above-mentioned drawbacks of the prior art, and provides an interrupt control device for a multiprocessor system that can perform interrupt control between arbitrary processors without using a special interrupt signal line. That is its purpose.

＜問題点を解決するための手段＞第１図は、本発明の一実施例にかかる割込制御
装置のブロツク図である。図中、１，２，３……
は１系統のバス１０に共通接続されたプロセツ
サ、１１０，２１０，３１０はバス１０の一部と
接続されてプロセツサを割込受付可能状態にする
割込受付部、１２０，２２０，３２０はバス１０
の一部と接続されて発信元情報を受け、所定の条
件下で当該プロセツサに発信元情報を含む割込信
号を出力する割込発生記憶部である。<Means for Solving the Problems> FIG. 1 is a block diagram of an interrupt control device according to an embodiment of the present invention. In the diagram, 1, 2, 3...
110, 210, and 310 are interrupt reception units that are connected to a part of the bus 10 to enable the processor to accept interrupts; and 120, 220, and 320 are the bus 10.
The interrupt generation storage unit is connected to a part of the processor, receives source information, and outputs an interrupt signal including the source information to the processor under predetermined conditions.

＜作用＞たとえば、プロセツサ１からプロセツサ２へ割
込をかけようとするときプロセツサ１はアドレス
として0FFE1H（Ｈは16進コードであることを示
す……第２図参照）を出力する。アドレスデータ
のうち下位５ビツトデータＡ００〜Ａ０４は割込
発生記憶部２２０に、上位の12ビツトデータＡ０
４〜Ａ１５は割込受付部２１０へ送られる。<Operation> For example, when processor 1 attempts to issue an interrupt to processor 2, processor 1 outputs 0FFE1H (H indicates hexadecimal code...see FIG. 2) as an address. The lower 5-bit data A00 to A04 of the address data are stored in the interrupt generation storage unit 220, and the upper 12-bit data A0
4 to A15 are sent to the interrupt reception section 210.

続いて、プロセツサ１はデータＤ００〜Ｄ１５
として0FFBHを出力し、更にライト信号をコン
トロール信号として割込受付部２１０へ出力す
る。割込受付部２１０では、Ａ０５〜Ａ１５にか
かるアドレスから割込受付状態になり、データＤ
００〜Ｄ１５からそれがプロセツサ２に対するも
のであることを検出する。 Next, processor 1 processes data D00 to D15.
It outputs 0FFBH as a control signal, and further outputs a write signal as a control signal to the interrupt reception unit 210. The interrupt reception unit 210 enters the interrupt reception state from addresses A05 to A15, and receives data D.
It is detected from 00 to D15 that it is for processor 2.

この割込受付部２１０は、ライトパルスが発生
したタイミングで割込受付信号を割込発生記憶部
２２０へ出す。 The interrupt acceptance unit 210 outputs an interrupt acceptance signal to the interrupt generation storage unit 220 at the timing when a write pulse is generated.

割込発生記憶部２２０は、割込受付信号を受け
ると、LSB（Least Significant Bit）から数えて
５番目のビツトＡ０４にかかるデータ（＝“０”）
の反転出力（＝“１”）を内蔵の割込レジスタ２２
４のビツト１（アドレスＡ００〜Ａ０３の２進数
で示されるビツト位置であり、設例では0001であ
るから、ビツト１）に記憶する。尚、ビツト位置
の呼び方をLSBから順にビツト０、ビツト１、
ビツト２、……ビツト15とする。 When the interrupt occurrence storage unit 220 receives the interrupt acceptance signal, it stores the data (="0") related to the fifth bit A04 counting from the LSB (Least Significant Bit).
The inverted output (="1") of the built-in interrupt register 22
4 (bit position indicated by the binary number of addresses A00 to A03, which is 0001 in the example, so bit 1) is stored. The bit positions are called bit 0, bit 1, bit 1, starting from LSB.
Bit 2...Bit 15.

これにより、プロセツサ２は割込レジスタ２２
４のいずれかのビツト位置に“１”が記憶された
ことで自分の割込がかかつたことを認識でき、し
かも“１”が記憶されている割込レジスタ２２４
のビツト位置で割込発信元がプロセツサ１である
ことを識別できる。 This causes the processor 2 to access the interrupt register 22.
The interrupt register 224 can recognize that its own interrupt has occurred when "1" is stored in one of the bit positions of 4, and in which "1" is stored.
It can be identified that the interrupt source is processor 1 at the bit position.

尚、アドレスＡ０４にかかるデータ“０”が割
込データとなる。 Note that data "0" associated with address A04 becomes interrupt data.

＜実施例＞以下、本発明の一実施例を第１図に基づいて説
明する。<Example> An example of the present invention will be described below based on FIG. 1.

各々16ビツトのアドレスバス２０とデータバス
３０、並びにコントロールバス４０から成るバス
１０が１系統分配設されている。 One system of buses 10 is distributed, each consisting of an address bus 20, a data bus 30, and a control bus 40 of 16 bits each.

このバス１０に、複数のプロセツサ１，２，
３，……が接続されている。 This bus 10 includes a plurality of processors 1, 2,
3,... are connected.

各プロセツサ毎に、例えばプロセツサ２に対し
て例示したような割込受付部１１０，２１０，３
１０……と割込発生記憶部１２０，２２０，３２
０が装備されてモジュール１、２、３、……が形
成されている。 For each processor, for example, an interrupt reception unit 110, 210, 3 as illustrated for processor 2 is provided.
10... and interrupt occurrence storage units 120, 220, 32
0 is installed to form modules 1, 2, 3, . . . .

割込受付部２１０はアドレスバス２０のうち、
Ａ０４〜Ａ１５と接続されたデコーダ２１２と、
このデコーダ２１２の２つの出力と入力側が接続
されたノア２１４と、データバス３０のＤ０１〜
Ｄ１５全てと接続されたセレクタ２１６と、前記
ノア２１４、セレクタ２１６及びコントロールバ
ス４０（ライトパルス）と接続された２つの反転
入力を含むアンドゲート２１８とから構成されて
いる。 Of the address bus 20, the interrupt reception unit 210
A decoder 212 connected to A04 to A15,
The two outputs of this decoder 212 and the input side are connected to the NOR 214 and the data bus 30 D01~
It consists of a selector 216 connected to all D15s, and an AND gate 218 including two inverting inputs connected to the NOR 214, selector 216, and control bus 40 (write pulse).

デコーダ２１２は、入力アドレスのうちＡ０５
〜Ａ１５が全て“１”、Ａ０４が“０”のとき一
方の出力端子Ｐ１から“１”を出力し、入力アド
レスＡ０４〜Ａ１５が全て“１”のとき他方の出
力端子Ｐ２から“１”を出力するようになつてい
る。従つて、ノア２１４はアドレスＡ０５〜Ａ１
５が全て“１”であれば割込受付可能状態となり
“０”を出力することになる。 The decoder 212 selects A05 among the input addresses.
~When all A15 are “1” and A04 is “0”, “1” is output from one output terminal P1, and when input addresses A04 to A15 are all “1”, “1” is output from the other output terminal P2. It is now output. Therefore, Noah 214 has addresses A05 to A1.
If all 5 are "1", it becomes possible to accept interrupts and outputs "0".

ただし、このノアからの“０”の出力は、全て
のプロセツサ１，２，３……の割込受付部で同時
に生じる。 However, the output of "0" from this NOR occurs simultaneously in the interrupt reception sections of all processors 1, 2, 3, . . . .

セレクタ２１６には、データ入力のほかに、
ID番号として自分が属するプロセツサに特定さ
れている数値２が入力されており、データ入力Ｄ
００〜Ｄ１５のうちID番号（＝２）で示された
下から２桁目のビツトとD2におけるデータのみ
を出力する。すなわち、Ｄ０２が“０”であると
き“０”を出力し、“１”であれば“１”を出力
するようになつている。これにより、プロセツサ
２が割込先として指定されていることを検出する
ことになる。 In addition to data input, the selector 216 also has the following functions:
The number 2 specified for the processor to which you belong has been entered as the ID number, and the data input D
Outputs only the second bit from the bottom indicated by the ID number (=2) among 00 to D15 and the data in D2. That is, when D02 is "0", "0" is output, and when D02 is "1", "1" is output. As a result, it is detected that processor 2 is designated as the interrupt destination.

尚、プロセツサｉ（ｉ＝１、２、３、……、15）
のID番号はｉであるとする。 In addition, processor i (i = 1, 2, 3, ..., 15)
Assume that the ID number of is i.

アンドゲート２１８はノア２１４及びセレクタ
２１６から“０”を入力した状態で、他から
“１”のライトパルスを入力すると“１”を割込
受付信号として外部に出力するようになつてい
る。 When the AND gate 218 receives a "0" from the NOR 214 and the selector 216 and receives a "1" write pulse from another source, the AND gate 218 outputs "1" to the outside as an interrupt acceptance signal.

一方、割込発生記憶部２２０は、アドレスＡ０
４を入力するインバータ２２２と、このインバー
タ２２２の出力がデータ端子に入力されると共に
アドレスＡ００〜Ａ０３がアドレス端子に出力さ
れ、また前記割込受付部２１０の出力がクロツク
端子に入力され、出力側が16ビツトでプロセツサ
２に接続されている割込レジスタ２２４とから成
る。 On the other hand, the interrupt occurrence storage section 220 stores address A0.
4, the output of this inverter 222 is input to the data terminal, addresses A00 to A03 are output to the address terminal, and the output of the interrupt receiving section 210 is input to the clock terminal, and the output side is input to the clock terminal. It consists of a 16-bit interrupt register 224 connected to the processor 2.

インバータ２２２はＡ０４を入力を反転して割
込レジスタ２２４に出力する。尚、Ａ０４が
“０”のとき割込が要求されている。 The inverter 222 inverts the input of A04 and outputs it to the interrupt register 224. Note that when A04 is "0", an interrupt is requested.

割込レジスタ２２４はデータ端子に“１”が入
力されているとき（Ａ０４＝“０”）、クロツク端
子の入力の立ち上がりで、そのときアドレスＡ０
０〜Ａ０３の２進数で指定されたビツト位置に
“１”を記憶する。尚、割込レジスタ２２４の出
力はデータバス３０と同じビツト幅を持つてい
る。又、データ端子入力が“１”のときは割込要
求によりセツト、“１”のときは割込処理完了後
のクリア動作となる。 When "1" is input to the data terminal (A04="0"), the interrupt register 224 registers address A0 at the rising edge of the clock terminal input.
"1" is stored in the bit position specified by a binary number from 0 to A03. Note that the output of the interrupt register 224 has the same bit width as the data bus 30. Further, when the data terminal input is "1", the setting is performed by an interrupt request, and when it is "1", the clearing operation is performed after the completion of the interrupt processing.

プロセツサ２は、割込レジスタ２２４のいずれ
かのビツトが“１”となつたことで自分に割込要
求が発生していることを識別でき、又“１”とな
つたビツト位置から割込発信元を識別することが
できる。 Processor 2 can identify that an interrupt request has been generated for itself when any bit in the interrupt register 224 becomes "1", and can also transmit an interrupt from the bit position that becomes "1". The original can be identified.

割込処理を行うためのアドレスバスに与えられ
る情報は例えば第２図に示すように構成され、Ａ
００〜Ａ０３で割込発信元のID番号が示される。
たとえば割込発信元がプロセツサ１であれば0001
（＝１）、プロセツサ２であれば0010（＝２）、プロ
セツサ３であれば0011（＝３）……となる。又、
Ａ０４の“０”で割込レジスタ２２４のＡ００〜
Ａ０３で示されるビツト位置のセツト、Ａ０４の
“１”で割込レジスタのＡ００〜Ａ０３で示され
るビツト位置のリセツトが行われ、Ａ０５〜Ａ１
５が全て“１”になつたこと及びデータＤ００〜
Ｄ１５で自分の所属するプロセツサが特定された
ことで割込レジスタの内容変更可能となる。 The information given to the address bus for interrupt processing is configured as shown in FIG.
00 to A03 indicate the ID number of the interrupt source.
For example, if the interrupt source is processor 1, 0001
(=1), 0010 (=2) for processor 2, 0011 (=3) for processor 3, and so on. or,
When A04 is “0”, interrupt register 224 A00~
The bit position indicated by A03 is set, the bit position indicated by A00 to A03 of the interrupt register is reset by "1" of A04, and the bit position indicated by A05 to A1 is reset.
5 have all become “1” and data D00~
Since the processor to which the processor belongs is specified in D15, the contents of the interrupt register can be changed.

また、割込処理を行うためのデータバスに与え
られる情報は、プロセツサ１に割込をかけたいと
きはＤ０１（ビツト１）を“０”、プロセツサ２
に割込をかけたいときはＤ０２（ビツト２）を
“０”、プロセツサ３に割込をかけたいときはＤ０
３（ビツト３）を“０”という具合に構成され
る。 Also, the information given to the data bus for interrupt processing is such that when you want to interrupt processor 1, D01 (bit 1) is set to "0" and processor 2 is set to "0".
When you want to interrupt processor 3, set D02 (bit 2) to "0", and when you want to interrupt processor 3, set D0 to "0".
3 (bit 3) is set to "0".

前記プロセツサ２に対する割込受付部２１０と
割込発生記憶部２２０と同様のものは、各プロセ
ツサ毎に設けられており、プロセツサ１，３，…
…に対して各々割込受付部１１０，３１０，……
割込発生記憶部１２０，３２０，……が備えられ
ている。尚、割込受付部１１０，３１０……内の
セレクタ（図示せず）に与えられるID番号は１、
２、３、……である。 Something similar to the interrupt acceptance unit 210 and interrupt generation storage unit 220 for the processor 2 is provided for each processor, and the processors 1, 3, . . .
For..., respectively, the interrupt reception units 110, 310,...
Interrupt occurrence storage units 120, 320, . . . are provided. Note that the ID numbers given to the selectors (not shown) in the interrupt reception units 110, 310... are 1,
2, 3,...

次に上記実施例の全体的な動作について説明す
る。 Next, the overall operation of the above embodiment will be explained.

プロセツサ１がプロセツサ２に割込をかけたい
場合、第２図に示すアドレス0FFE1Hと第３図に
示すデータ0FFFBHをアドレスバス２０とデー
タバス３０に出した後、ライトパルスをコントロ
ールバス４０内のライト線に出力する。 When processor 1 wants to interrupt processor 2, it outputs address 0FFE1H shown in FIG. 2 and data 0FFFBH shown in FIG. Output to line.

プロセツサ２側では、デコーダ２１２が
0FFEXH（Ｘは任意）をデコードしてＰ１端子か
ら“１”を出力する。これによりノア２１４から
“０”が出力される。尚、他のプロセツサ３にお
いても同様である。 On the processor 2 side, the decoder 212
Decodes 0FFEXH (X is arbitrary) and outputs "1" from the P1 terminal. As a result, "0" is output from the NOR 214. Note that the same applies to other processors 3 as well.

又、セレクタ２１６は入力したデータＤ００〜
Ｄ１５のうちID番号で示されるビツト位置の内
容、すなわちビツト２の“０”を出力する。尚、
他のプロセツサのセレクタは“１”を出力するよ
つて、プロセツサ２にかかる割込受付部２１０の
みのアンドゲート２１８がライトパルスを入力し
たときレベル“１”を出力する。 In addition, the selector 216 selects the input data D00~
Outputs the contents of the bit position indicated by the ID number in D15, that is, bit 2 "0". still,
Since the selectors of the other processors output "1", when the AND gate 218 of only the interrupt accepting section 210 of the processor 2 receives a write pulse, it outputs a level "1".

一方、割込発生記憶部２２０では、インバータ
２２２の入力Ａ０４が“０”であるため割込レジ
スタ２２４のデータ端子に“１”が入力され、ま
たアドレス入力端子にＡ００〜Ａ０３の“0001”
（＝１）が入力される。 On the other hand, in the interrupt generation storage unit 220, since the input A04 of the inverter 222 is "0", "1" is input to the data terminal of the interrupt register 224, and "0001" of A00 to A03 is input to the address input terminal.
(=1) is input.

従つて、割込受付部２１０から“１”の割込受
付信号をクロツクパルスとしてクロツク端子に入
力すると、割込レジスタ２２４はセツト状態とな
りＡ００〜Ａ０３で示される第１ビツト位置に
“１”を記憶する。 Therefore, when an interrupt reception signal of "1" is input from the interrupt reception section 210 as a clock pulse to the clock terminal, the interrupt register 224 is set to a set state and stores "1" in the first bit position indicated by A00 to A03. do.

割込レジスタ２２４のいずれかのビツト位置に
“１”が記憶されることでプロセツサ２は自分に
割込要求が生じたことを認識し、しかも“１”の
ビツト位置より割込信号発信元を認識できる。 When "1" is stored in one of the bit positions of the interrupt register 224, the processor 2 recognizes that an interrupt request has occurred to it, and also identifies the source of the interrupt signal from the "1" bit position. Recognizable.

しかる後、プロセツサ２は所定の割込処理ルー
チンを開始する。 Thereafter, processor 2 starts a predetermined interrupt handling routine.

所定の割込処理ルーチンを終わつたところでプ
ロセツサ２は、アドレス0FF1Hをアドレスバス
２０に与えデータ0FFFBHをデータバス３０に
与えた後ライトパルスを出力する。 When the predetermined interrupt processing routine is completed, the processor 2 provides the address 0FF1H to the address bus 20 and the data 0FFFBH to the data bus 30, and then outputs a write pulse.

今度は、Ａ０４が“１”なので割込レジスタ２
２４のデータ端子NI“０”が入力され、アドレス
入力端子には“0001”が入力される。そして、ア
ンドゲート２１８からクロツクパルスが出力され
るため割込レジスタ２２４のビツト１の内容は
“１”→“０”にクリアされ、初期状態に戻る。 This time, since A04 is “1”, interrupt register 2
24 data terminal NI "0" is input, and the address input terminal "0001" is input. Then, since a clock pulse is output from the AND gate 218, the contents of bit 1 of the interrupt register 224 are cleared from "1" to "0", returning to the initial state.

これにより、プロセツサ２に対する割込要求信
号もネゲートされる。 As a result, the interrupt request signal to the processor 2 is also negated.

このようにして、プロセツサ１からプロセツサ
２への割込が実行される。 In this way, the interrupt from processor 1 to processor 2 is executed.

プロセツサ３に割込をかけたい場合はアドレス
Ａ００〜Ａ１５として0FFE1をアドレスバス２
０に出力し、データＤ００〜Ｄ１５として
0FFF7Hをデータバス３０へ出力すればよい。
尚、データが0000Hの場合は、すべてのプロセツ
サ１，２，３……の割込レジスタがセツトされる
ことになる。 If you want to interrupt processor 3, set 0FFE1 to address bus 2 as addresses A00 to A15.
0 and as data D00 to D15.
It is sufficient to output 0FFF7H to the data bus 30.
Note that if the data is 0000H, the interrupt registers of all processors 1, 2, 3, . . . are set.

＜発明の効果＞以上説明したように本発明によれば、割込用の
特別な信号線を用いることなく、通常のバスのみ
で任意のプロセツサ間で割込をかけることができ
配線上の負担が減る。また。割り込まれた側から
割込要求元を識別することができ、割込処理に多
様性を持たせることができ、更に１対多数の割込
も一度に行え、時間的な無駄がない。すなわち、
本願発明によれば１つのプロセツサより２以上の
プロセツサに対して同時に割込みをかけることが
可能であるため、各割込み先プロセツサに個別に
割込みをかけなくてもよく、システムのスループ
ツトを向上できる。<Effects of the Invention> As explained above, according to the present invention, it is possible to issue an interrupt between any processors using a normal bus without using a special signal line for interrupts, thereby reducing the burden on wiring. decreases. Also. The source of the interrupt request can be identified from the interrupted side, the interrupt processing can be made more diverse, and one-to-many interrupts can be performed at the same time, eliminating wasted time. That is,
According to the present invention, since it is possible to interrupt two or more processors simultaneously from one processor, it is not necessary to interrupt each interrupt destination processor individually, and the throughput of the system can be improved.

[Brief explanation of drawings]

第１図は本発明の一実施例にかかるマルチプロ
セツサシステムを示すブロツク図、第２図は割込
用アドレスの構成例を示す説明図、第３図は割込
用データの構成例を示す説明図である。１，２，３……プロセツサ、１０……バス、１
１０，２１０，３１０……割込受付部、１２０，
２２０，３２０……割込発生記憶部、２１２……
デコーダ、２１６……セレクタ、２２４……割込
レジスタ。 FIG. 1 is a block diagram showing a multiprocessor system according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of the configuration of an interrupt address, and FIG. 3 is an example of the configuration of interrupt data. It is an explanatory diagram. 1, 2, 3... Processor, 10... Bus, 1
10, 210, 310...Interrupt reception unit, 120,
220, 320... Interrupt occurrence storage unit, 212...
Decoder, 216...Selector, 224...Interrupt register.

Claims

[Claims] In an interrupt control method for a multiprocessor system in which duplicate processors are connected on a bus, each processor is assigned a unique ID number in advance, and outputs its own ID number to the address bus, and at the same time changes the bits on the data bus that correspond to the ID numbers of one or more processors that are the interrupt destination, and each processor outputs its own ID number on the data bus. An interrupt control method for a multiprocessor system, characterized in that if a bit corresponding to the number changes, it is determined that there is an interrupt request for itself, and the ID number of the interrupt source is fetched from an address bus.