JPS5857774B2 - ラン長制限可変長語コ−ドの逐次解読装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータを解読する新規な装置に関する。

可変長語を使用したラン長（連りの長さ）制限コードは
固定長語を使用したものよりもより効率的であ′る事が
周知である。

例えば米国特許第３６８９８９９号は所望の密度及びラ
ン長の性質を有するコードのクラスを開示している。

しかしながら従来装置における可変長語は一般に夫々の
コード語を切分けるために適当な個所でのフレーミング
を必要とする。

１つの公知の装置においては、テーブル・ルック・アッ
プ手順と関連して各語の始まりに特定のマーカ・ビット
が使用される。

この配列体は比較的遅く高価である。

同様に、語フレーミングが使用される時は、誤りビット
検出はフレーミング誤りを続くビット群に伝搬する傾向
を有する。

この様な場合、統計的確率技法が使用されるが、この試
みは同期を再びとらえるという問題及びラン長制限のわ
く内で動作させるという問題を有する。

フレーミングの決定が必要とされず、入力データの変換
が不十分な語で達成されるラン長制限可変長コード技法
を使用する事が利点が多いという事がうなずけよう。

本明細書で使用されるコードはデータ・ビットの許容可
能なシーケンスの組（データ語）、該ブタ・ビット・シ
ーケンスに対応するコード語及びデータ語とコード語間
の対応を指定する事によって定義される。

コードは各対応する対、即ち長さがｍビットのデータ語
、長さがｎビットのコード語、に対してｍ対ｎの比が同
一であるならば一定比率と呼ばれる。

コードはもしすべてのコード語の長さが同一であるなら
ば固定長語と呼ばれ、その他の場合には可変長語と呼ば
れる。

可変長語コードにおいては異なる長さの予定の複数のビ
ット・パターンのみが有効コード語である。

符号化とは１乃至それ以上のデータ語のシーケンスに対
して操作を加え、対応するコード語のシーケンスを生ず
る過程を云う。

解読とは逆の過程、即ち１乃至それ以上の語のシーケン
スに対して操作を加え、対応するデータ語シーケンスを
生ずる事をさす。

本発明の目的は符号化若しくは解読過程中全語のフレー
ミングを必要としない可変長語、一定比率データ・コー
ドを使用した符号化及び解読機構を与える事にある。

本発明の他の目的はデータが語ベースでなくビット毎に
符号化及び解読され、従って比較的簡単な論理装置を必
要とするラン長制限可変長語データ・コードを与える事
にある。

従って、本発明は可変長語の固定比率コード中の２進デ
イジタル・データを符号化するための装置及びこの様な
コード化されたデータを解読するための装置に関する。

変換は規則正しく逐次ベスで行われ、一時に一定の数の
ビットが可変長語の長さに拘らず関与する。

変換されるべきデータはシフト・レジスタである事が好
ましい貯蔵装置を通して直列に通過される。

第１図を参照して、データ語は１０及び１１なる語の終
りを示し、コード語は０１００及び１０００なる語の終
りを示すパターンを有し、夫々対応するという規則性が
ある事に注意される。

語の境界がデータの限られた量を調べる事によって認識
され得ない符号化若しくは解読の場合には、語の境界に
ついてシフト・レジスタの位置を評価する補助状態変数
が使用されなければならない。

これ等の補助変数はシフト・レジスタ、若しくはリセッ
ト可能計数器若しくは任意の他の適当な順序回路として
具体化され得４る。

符号化の特定実施例において、第１の３ビット・シフト
・レジスタ及び第２の２ビツト・シフト・レジスタ若し
くは計数器が使用され、第２のシフト・レジスタ若しく
は計数器はデータ・パターンに従ってその状態を変化す
る。

第１のシフト・レジスタ中に貯蔵されたビットはビット
・ベースに符号化され、データの処理は第１のレジスタ
へシフトされる可変個数のビットには依存しない。

符号化器における貯蔵情報はａ人カビットの系列の３つ
の最も新しいビットの値、及びｂもし３個の貯蔵人力ビ
ットが１語以上に属するならば語間の境界の位置である
。

上記符号化器に対応する解読の特定の実施例は８ビツト
・シフト・レジスタ及びシフト・レジスタの内容からビ
ット・ベースでデータが解読される組合せ論理装置より
成る。

第１図は上述の関連米国特許第３６８９８９９号中に示
されているタイプの可変長語のラン長制限（２，７）コ
ードを示している。

このコードにおいては、各コード語は対応するデータ語
の２倍のビットより成る。

このコードは可変長語コードであるが、２個のコード化
されたビットが各１データ・ビットに対応する点で一定
比率コードである。

第２及び第３図を参照するに第１図に示されたコードに
従い可変長語中のデータを符号化するために使用される
順次符号化器は貯蔵回路１４．１６及び１８を含む第１
のシフト・レジスタ１５、並びに補助状態変数を記憶す
るための貯蔵回路２０及び２２を含む第２のシフト・レ
ジスタ２１並びに貯蔵素子を含まない論理回路２３より
成る。

第２及び第３図において、変数ｐは貯蔵回路１４中に貯
蔵されたビットが語の最後のビットである時に１である
。

従って貯蔵回路１６が語の最後のビットを含む時１が貯
蔵回路２０に貯蔵され、貯蔵回路１８が語の最後のビッ
トを含む時１が貯蔵回路２２中に貯蔵される。

第３図において、各貯蔵回路は夫々Ｚつのフリップフロ
ップ（−１）及び（−２）を有するものとして示されて
いる。

符号化のためには、符号化さるべき各データ・ビットに
対し１サイクルの率で走行するクロック信号（その発生
は図示されていない）が使用される。

相次ぐクロック・サイクル中、メモリ貯蔵装置（図示さ
れず）から誘導される直列２進データはシフト・レジス
タ１５の入力における線１０に印加される。

各正のクロック位相中に、導線１０上の人力データ・ビ
ットの値は第１のラッチ１４−１に転送される。

もし２進データが１ならばラッチはセットされこの情報
を貯蔵する。

ラッチ１４−１へのデータの導入と同時に、ランチ１４
−２及び１６−２の内容が夫々ラッチ１６−１及び１８
−１へ転送される。

負のクロック位相中に、添字１を付されたラッチ中に貯
蔵されたデータ・ビット値は添字２を有する対応するラ
ッチへセットされ、このシフト・サイクルを完了する。

シフト・レジスタ２１の動作は第１のラッチ２０−１へ
の人力がシフト・レジスタ１５及び２１の内容から誘導
される変数ｐである事を除いて類似している。

組合せ論理回路２３は２進データの配列を感知し、出力
線２５における信号ｐが高いか低いかを決定する。

信号ｐは（１）すべての貯蔵回路１４乃至２２が零即ち
低状態にあるか、（２）貯蔵回路１８が零で貯蔵回路１
６が２進１を貯蔵するか、（３）貯蔵回路１６及び１８
が２進１をレジスタしており貯蔵回路２０が零である時
に高状態となる。

これ等の３つの条件の任意のものが存在するならば、ｐ
は高状態となり、正のクロック位相中にラッチ２０−１
に１をセットせしめる。

論理的に示せばｐ＝ａ ｂ ｃ ｑ ｒ＋ａ ｂ＋ａ
ｂ ｒであり、ここでｃ ＋ ｂ Ｈａ ｒ ｒ及びｑ
は夫々ラッチ１４．１６，１８．２０及び２２の出力に
対応する。

第３図を参照するに、ｐはＡＮＤ回路２４゜２６及び２
８並びにＯＲ回路４２によって発生される。

ＡＮＤ回路２４．２６及び２８への入力はシフト・レジ
スタ１５及び２１の添字２ラツチから取出される。

これらのラッチは正のクロック位相中不変である。

ランチ２０中の２進１の存在は語の境界がレジスタ１５
のラッチ１４及び１６間に存在する事を示す。

ラッチ２２中の２進１の存在はラッチ１６及び１８間に
語の境界がある事を示す。

変数ｔ。

及びｔｌは符号化されたデータの値を表わし、ｔｏはＡ
ＮＤ回路３６及びＯＲ回路４０によって負のクロック位
相中、符号化出力シーケンスとしてゲートされ、ｔ、は
正のクロック位相巾ＡＮＤ回路３８及びＯＲ回路４０に
よって符号仕出カンーケンスヘゲ゛−トされる。

変数ｔ。はＡＮＤ回路３０及び３２及びＯＲ回路４４に
よって発生される。

ＡＮＤ回路３０及び３２への入力はシフト・レジスタ１
５及び２１の添字１ラツチから取出される。

これ等のラッチは負のクロック位相中不変である。

変数ｔ１はＡＮＤ回路３４によって発生される。

ＡＮＤ回路３４への入力は正のクロック位相中不変であ
るシフト・レジスタ１５及び２１の添字２ラツチから取
出される。

上述のものと同じ記号を使用すればこれはｔ。

＝ａｂｃｑ＋ａｂｑ及びｔ１＝ｂｒである。

第４図は種々の信号のタイミングをした説明を有する表
である。

第５図は第１図のコードを使用した符号化の例を示す。

各入力ビットに対し２ビツトが符号化される。

出力ｔ。及び１．（第２及び３図参照）は貯蔵回路１８
中に含まれる特定の人力データ・ビットに対応する第１
及び第２の符号化ビットである。

左から右への矢印は入力から対応する符号化ビット対の
発生迄のデータの第１ビツト（強調されている）の伝搬
を示す。

破線は入力及び符号化データ・シーケンスの両者におけ
る語間の区別を示す。

符号化シーケンスは次の如くである。

最初、シフト・レジスタ１５及び２１のすべてのラッチ
は変数ｐを入力データに語境界に正確に同期させるため
にＯ状態ヘリセットされる（リセット論理装置は図示さ
れず）。

直列データはシフト・レジスタ１５ヘクロツクと同期し
て導入される。

シーケンスの最初の２つのクロック期間には符号化デー
タ出力、ｔｏ及びｔｌは無視される。

最初の３個のデータ・ビットがシフト・レジスタ１５へ
導入された後に、符号化データ出力が符号化データ流を
発生するために使用され、各入力データ・ビットに対し
て２つの符号化ビットが発生される。

シーケンスの最後の導入に続き、２つのダミイ・ビット
が符号化プロセスを完了するために導入される。

従って線１０上の人力データは第３図の装置により規則
正しいシーケンスで１時に１ビット符号化される事は明
らかであろう。

各ビットはこれがランチ１８中にシフトされた後２ビッ
ト遅延後に符号化される。

第６，７及び第８図を参照するに、第１図のコード表に
従い発生された可変長コード語を解読するために使用さ
れる順次解読器は貯蔵回路５２゜５４．５６，５８，６
０，６２，６４及び６６を含むシフト・レジスタ５３並
びに貯蔵素子を含む論理回路６７より成る。

第１図に述べられたコードを解読するのには補助状態変
数は必要とされない。

しかしながら成る状況の下では、シフト・レジスタ５３
中の語の位置の知識が必要とされるっ第７図において各
貯蔵回路は夫々２つのフリップ・フロップ（−１）及び
（−２）として示されている。

解読に際しては、第１のクロック信号４８（発生は図示
されず）が使用され、各符号化ビットに対して１サイク
ルの割当で走行する。

フリップ・フロップ６８は各解読データ・ビットに対し
１サイクルの割合で第２のクロック信号４９を発生する
ためにクロック信号４８によって駆動される分周器であ
る。

クロック４Ｂの相次ぐサイクル中、貯蔵媒体（図示され
ず）からの直列符号化データはシフト・レジスタ５３の
入力における導線５０へ印加される。

クロック４８の各正の位相中、導線５０上の符号化ビッ
トの値は第１ラッチ５２−１へ転送される。

符号化ビットのラッチ５２−１への導入と同時に、ラッ
チ５２−２゜５４−２．５６−２．５８−２．６０−２
，６２−２及び６４−２の内容は夫々ラッチ５４−１゜
５６−１．５８１．６０−１．６２−１．６４−１及び
６６−１へ転送される。

クロック４８の負の・位相中、添字１を有するラッチ中
に貯蔵されたコード化ビット値は添字２を有する対応ラ
ッチへセットされ、シフト・サイクルを完了する。

組合せ論理回路６７はシフト・レジスタ５３の内容から
解読データ・ビットの値を決定するために使用される。

ラッチ５２−６６中に含まれたディジットを夫々ｈ−ａ
で表わすならば、ＯＲ回路７８の出力ｔはｔ＝ｃ十ｅｈ
＋ｂｄ ｆ＋ａ ｆによって表わされる。

ＡＮＤ回路７２，７４及び７６並びにＯＲ回路７８は導
入されたコード化ビットの各対に対し１個の解読データ
・ビットを発生するのに使用される。

ＯＲ回路７８及び反転器８０の出力は偶数個のコード化
ビットがシフト・レジスタ５３へ導入された時にはいっ
でも有効である。

ラッチ７０は適当な時刻（クロック４８及びクロック４
９が共に正）に解読ビットの値にセットされる。

第７図を参照するに第１図のコードを解読する際に、シ
フト・レジスタ５３中の語の終りは論理装置６７によっ
て認識される。

語の終りは任意の偶数個の符号化ビットがシフト・レジ
スタへ導入された後に認識可能である。

第７図を参照するに、語の終りにおいてシフト・レジス
タの符号化パターンは貯蔵回路５２，５４，５６．５８
若しくは５６．５８，６０，６２若しくは６０，６２゜
６４．６６においては０００１若しくはｏｏｉ。

である。

第８図は解読のための種々の信号のタイミングを示した
説明記号を有するチャートである。

第１図のコードの特定実施例及び第７図の解読装置を解
読するためには、任意の語に対してシフト・レジスタ５
３の段階５６及び５８中のすべてのＯＯもしくは０１デ
イジツト対はシフト・レジスタ５３中に既に存在する同
一語の他のビットを参照してあいまいなく解読され得る
。

従ってシフト・レジスタ中の語の位置はこのディジット
対を解読するためには知る必要はない。

解読データ・ディジットはすべての場合にＡＮＤ７２も
しくはラッチ６２の正規の出力によって与えられる。

しかしながら、この事はすべての０１デイジツト対に対
して、特にレジスタ５３の段５２乃至段６２１＋に貯蔵
されているパターン００１０００に対しては真でない。

この場合、ディジット１０（第１図を左から右へ読んだ
場合の０１に等しい）は語の境界がラッチ６２及び６４
間で生ずるかどうかに依存して異なる様に解読される。

ＡＮＤゲト７４及び１６は語境界がランチ５８及び６０
間に存在する時は１出力を発生し、語境界がラッチ６２
及び６４間に存在する時はＯ出力を発生する。

これ等のＡＮＤゲ゛−トの出力はＯＲゲート７８へ印加
され、０１コード対は第１の境界条件では１として第２
の境界条件では０として解読される。

この解読条件の例は以下説明される第９図の例中でＯＲ
ゲート７８によって発生される２番目及び８番目に解読
されるデータ・ディジット中に見出される。

第９図は第７図の順次解読器を使用した解読例を示す。

シフト・レジスタへ導入された各２つのコード化ビット
に対して１ビツトが解読される。

左から右への矢印は人力から符号化ビットの第１の対の
対応する解読データ・ビットへの伝搬を示す。

解読シーケンスは次の通りである。最初、貯蔵回路５２
，５４，５６及び５８は語の終りパターン（例えば００
０１）にセットされる。

符号化データはクロック４８と同期してシフト・レジス
タ５３へ導入される。

最初の４個のクロック期間に対しＯＲ回路７８の出力は
無視される。

４個の符号化ビットがシフト・レジスタ５３へ導入され
た後に、ＯＲ回路７８の出力はクロック４９に同期して
ラッチ７０へ解読化データ・ビット値をセットするのに
使用され、各２つの符号化ビットに対して１解読ビツト
が導入される。

最後の符号化ビットの導入に続き、３個のダミイ・ビッ
トが導入され解読プロセスが完了される。

符号化及び解読組合せ論理装置、補助状態変数の数及び
配列並びにシフト・レジスタの配列及びタイミングに関
する上記の好ましい実施例の変形はこの分野の専門家に
とって明らかであろう。

もしコードの定義が例えば関連米国特許第３６８９８９
９号に説明された（ｄ、ｋ）＝（２７）及び（ｄ、ｋ）
＝（１，ｓ）コードを解読する際の場合におけるが如く
、人力ビットの一定数を調べる事によって語間の境界を
決定する事が出来れば、補助状態変数は使用される必要
はない。

符号化若しくは解読に含まれるシフト・レジスタ段の数
、補助状態変数及び遅延の数はコード語の仕様、及びデ
ータ語及びコード語間の対応の割当てに依存する。

【図面の簡単な説明】

第１図は符号化されたシーケンスが夫々１の間に長さ２
及び７の０の最小及び最大ラン（連り）を有する可変長
語のラン長制限コードに対するコード語及びデータ・パ
ターン間の対応を示すコード図表である。 第２図は本発明に従い可変長語コードを発生するために
使用される順次符号化器の概略的表示である。 １５・・・・・・シフト・レジスタ、２３・・・・・・
組合せ論理回路、２１・・・・・・シフト・レジスタ若
しくは計数器。 第３図は第１図に説明されたコードに対する第２図の順
次符号化器の一具体例の論理図である。 １０・・・・・・データ入力、１１・・・・・・クロッ
ク入力、１５．２１・・・・・・シフトレジスタ、１４
，１６゜１８．２０，２２・・・・・・貯蔵回路、２３
・・・・・・組合せ論理装置。 第４図は符号化器中の種々の関係を示したタイミング・
チャートである。 第５図は本発明に従う第３図の順次符号化器によってデ
ータ・パターンを符号化する一例の図表である。 第６図は第２図の順次符号化器により発生されたコード
を検出するのに使用される順次解読器の概略図である。 ５３・・・・・・シフト・レジスタ、６７・・・・・・
組合せ論理回路、７０・・・・・・ラッチ。 第７図は第１図に説明されたコードに対する第５図の順
次解読器の一具体例の論理図である。 ４８・・・・・・クロック人力、５０・・・・・・デー
タ人力、５３・・・・・・シフト・レジスタ、５２，５
４，５６．５８．６０，６２，６４．６６・・・・・・
貯蔵回路、６８．７０・・・・・・フリップフロップ。 第８図は解読磁中の種々の信号間の関連を示したタイミ
ングチャートである。 第９図は本発明に従い第７図の順次解読器によってデー
タを解読する１例の表である。

Claims (1)

【特許請求の範囲】
1. １ 有効コード語が任意の他の２個の隣接する関連コー
   ド・ビット信号の対とは異なる少なく共４ビット信号の
   語の終りシーケンスで終る（２．７）ラン長制限可変長
   語コードでコード化された関連ビット信号の複数個の対
   を上記１対のコード・ビット信号が１個の解読ビット信
   号に対応する様に順次解読する装置であって上記解読装
   置は（１）上記コード・ビット信号をコード・ビット信
   号率で受信する様配列された、ａ乃至りで表わされた少
   なく共８段を有するコード化信号シフトレジスタと、（
   ２）上記段りからａの方向に、上記コード・ビット信号
   率で上記コード・ビット信号を前進的にシフトさせるた
   め上記シフトレジスタに接続され、上記コード・ビット
   信号と同期するクロック信号を与えるクロッキング装置
   と、（３）上記シフトレジスタ段のｅ及びｆに存在する
   ２種のコード・ビット信号対に応答して１個の解読ビッ
   ト信号を発生するため上記シフトレジスタの予定の段の
   内容に応答する第１の論理装置と、（４）上記シフトレ
   ジスタ段のｅ及びｆに存在する上記２種とは異なる１種
   のコード・ビット信号対に応答し上記段ｅ及びｆ間に語
   の境界が存在するかどうかに依存して異なる解読ビット
   信号を発生する第２の論理装置と（５）上記クロック信
   号に応答して上記コード・ビット信号率の半分である解
   読ビット信号率で出力に相次ぐ解読ビット信号をゲート
   するための出力ゲート装置とより成るラン長制限可変長
   語コードの逐次解読装置。