JPS5857687A - メモリ書込パルス調整方式 - Google Patents
メモリ書込パルス調整方式Info
- Publication number
- JPS5857687A JPS5857687A JP56156446A JP15644681A JPS5857687A JP S5857687 A JPS5857687 A JP S5857687A JP 56156446 A JP56156446 A JP 56156446A JP 15644681 A JP15644681 A JP 15644681A JP S5857687 A JPS5857687 A JP S5857687A
- Authority
- JP
- Japan
- Prior art keywords
- register
- timing control
- memory device
- logic
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ装置に係り、特にメモリ装置単体により
書込みパルスの調整ができるようにしたメモリ書込みパ
ルスの調整方式に関する。
書込みパルスの調整ができるようにしたメモリ書込みパ
ルスの調整方式に関する。
従来メモリ装置の曹込みパルスの調整方式として、メモ
リ装置に試験機全接続し、試験機から命令を出しながら
調整全行う場合と、メモリ装置と本体装置とを接続し、
本体装置から命令を出しなきることが要求され、その開
発工数全無視することができないという問題点があった
。また後者の場合、書込みパルスの調整をするためには
本体装置が正常動作していることが保証されていなけれ
ばならず、書込みパルスの調整の間は本体装置が占有さ
れてしまい、他の装置の試験、調整ができないという問
題点があった。
リ装置に試験機全接続し、試験機から命令を出しながら
調整全行う場合と、メモリ装置と本体装置とを接続し、
本体装置から命令を出しなきることが要求され、その開
発工数全無視することができないという問題点があった
。また後者の場合、書込みパルスの調整をするためには
本体装置が正常動作していることが保証されていなけれ
ばならず、書込みパルスの調整の間は本体装置が占有さ
れてしまい、他の装置の試験、調整ができないという問
題点があった。
本発明は、前記した問題点全解決するため、タイミング
制御回路、アドレス・レジスタ、書込みデータ・レジス
タ金偏え、タイミング制御回路から書込みパルス全発生
するメモリ装置において、動作時にインターフェイス信
号によるアドレス・レジスタおよび書込みデータ・レジ
スタへのＶ込みを遮断し、かわりにタイミング制御回路
の出力信号を入力してアドレス・レジスタおよび書込み
データ・レジスタの内容を変更するセレクト回路、セレ
クト回路を動作させる信号全入力する入力端子とを備え
、メモリ装置単体により■込みパルスの調整ができるよ
うにしたメモリ書込みパルスの鯛整方式全提供すること
全目的とする。
制御回路、アドレス・レジスタ、書込みデータ・レジス
タ金偏え、タイミング制御回路から書込みパルス全発生
するメモリ装置において、動作時にインターフェイス信
号によるアドレス・レジスタおよび書込みデータ・レジ
スタへのＶ込みを遮断し、かわりにタイミング制御回路
の出力信号を入力してアドレス・レジスタおよび書込み
データ・レジスタの内容を変更するセレクト回路、セレ
クト回路を動作させる信号全入力する入力端子とを備え
、メモリ装置単体により■込みパルスの調整ができるよ
うにしたメモリ書込みパルスの鯛整方式全提供すること
全目的とする。
以下本発明の実施例を添付図面？参照して説明する。
入力端子１には書込みパルスのタイミング調整を行うと
き論理「１」が入力され、タイミング調整を行わないと
き論理「０」が入力１れも入力端子に論理「０」が入力
される場合、セレクト回路は非動作でアリ、α側入力信
号をセレクトする。したがって他装置とのインターフェ
イス信号６が、アドレス６レジスタＲ１、書込みデータ
・レジスタＲ２およびラッチＬ１にセットされる。ラン
チＬ１にセットされる信号によりタイミング制御回路２
は駆動され、所定段の出力から遅延回路７を介して書込
みパルス４を発生し、メモリ装置３の所定アドレスに所
定のデータを書込む。
き論理「１」が入力され、タイミング調整を行わないと
き論理「０」が入力１れも入力端子に論理「０」が入力
される場合、セレクト回路は非動作でアリ、α側入力信
号をセレクトする。したがって他装置とのインターフェ
イス信号６が、アドレス６レジスタＲ１、書込みデータ
・レジスタＲ２およびラッチＬ１にセットされる。ラン
チＬ１にセットされる信号によりタイミング制御回路２
は駆動され、所定段の出力から遅延回路７を介して書込
みパルス４を発生し、メモリ装置３の所定アドレスに所
定のデータを書込む。
次に入力端子１に論理「１」が入力されると、セレクト
回路８１． Ｓ２． Ｓ３＋ ８４．８５は動作しｂ個
入力をセレクトする。セレクト回路Ｓ１には入力端子１
への論理ｒｌＪ入力の立−Ｌりを検出しＴニバルスがＯ
Ｒ回路８を介してスタート・ラッチ係号５として入力さ
れ、ラッチＬ１をセットする。ラッチＬ１のセットによ
りタイミング制御回路２は駆動され所定段の出力から遅
延回路７を介して書込みパルス４を発生し、メモリ装置
３の所定アドレスに所定のデータを書込。そして省込み
動作終了時に論理「１」になるタイミング制御回路２の
ラッチＬ２θ）出力をＯＲ回路８に導き、再びスタート
・ラッチ人力信号を得ることにより（り返しタイミング
制御回路２を駆動し、書込みパルス４を得ることができ
る。一方、スタート・ラッチ入力信号はセレクト回路Ｓ
２．Ｓ３にも与えられ、アドレスやレジスタＲ１および
書込みデータ・レジスタＲ２のクロック−ゲート信号と
して用いられ。
回路８１． Ｓ２． Ｓ３＋ ８４．８５は動作しｂ個
入力をセレクトする。セレクト回路Ｓ１には入力端子１
への論理ｒｌＪ入力の立−Ｌりを検出しＴニバルスがＯ
Ｒ回路８を介してスタート・ラッチ係号５として入力さ
れ、ラッチＬ１をセットする。ラッチＬ１のセットによ
りタイミング制御回路２は駆動され所定段の出力から遅
延回路７を介して書込みパルス４を発生し、メモリ装置
３の所定アドレスに所定のデータを書込。そして省込み
動作終了時に論理「１」になるタイミング制御回路２の
ラッチＬ２θ）出力をＯＲ回路８に導き、再びスタート
・ラッチ人力信号を得ることにより（り返しタイミング
制御回路２を駆動し、書込みパルス４を得ることができ
る。一方、スタート・ラッチ入力信号はセレクト回路Ｓ
２．Ｓ３にも与えられ、アドレスやレジスタＲ１および
書込みデータ・レジスタＲ２のクロック−ゲート信号と
して用いられ。
各レジスタＲ１，Ｒ２にはその各々の内容のビットを反
転したものがくり返し入力されることになるＯ 以上のように、入力端子１に論理「１」全設定すると、
他装置とのインターフェイス信号全遮断し、メモリ装置
と他の装置とを切離し、メモリ装置単体でメモリ書込み
動作ｔくり返し行い、かつアドレス・レジスタＲ１およ
び曹込みデータのレジスタＲ２に「１」と「０」全交互
にセットするので、その間に、誓込みパルス４と各レジ
スタ出力との時間関係を観測することが簡単になり、誓
込みパルスの発生タイミングの調整る容易に行うことが
できる０ 以上説明したように、本発明により、メモリ装置単体に
より書込みパルスのＰＡ整が可能になり島
転したものがくり返し入力されることになるＯ 以上のように、入力端子１に論理「１」全設定すると、
他装置とのインターフェイス信号全遮断し、メモリ装置
と他の装置とを切離し、メモリ装置単体でメモリ書込み
動作ｔくり返し行い、かつアドレス・レジスタＲ１およ
び曹込みデータのレジスタＲ２に「１」と「０」全交互
にセットするので、その間に、誓込みパルス４と各レジ
スタ出力との時間関係を観測することが簡単になり、誓
込みパルスの発生タイミングの調整る容易に行うことが
できる０ 以上説明したように、本発明により、メモリ装置単体に
より書込みパルスのＰＡ整が可能になり島
図面は本発明の実施例ケ示す〇
１・・・入力端子、２・・・タイミング制御回路、３・
・・メモリ装置、４・・・書込みパルス、５・・・スタ
ート・ラッチ入力信号、６・・・他装置とのインターフ
ェイス信号。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
・・メモリ装置、４・・・書込みパルス、５・・・スタ
ート・ラッチ入力信号、６・・・他装置とのインターフ
ェイス信号。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- タイミング制御回路、アドレス・レジスタ、豊込みデー
タ・レジスタ金偏え、タイミング制御回路から書込みパ
ルス全発生するメモリ装置において、動作時にインター
フェイス信号によるアドレス・レジスタおよび書込みデ
ータ・レジスタへの書込み全遮断し、かわりにタイミン
グ制御回路の出力信号全入力してアドレス◆レジスタお
よび簀込ミデータ―レジスタの内容を変更するセレクト
回路、セレクト回路全動作させる信号全入力する入力端
子とを備え、メモリ装置単体により書込みパルスの調整
ができるようにしたメモリ書込みパルスの調整方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156446A JPS5857687A (ja) | 1981-09-30 | 1981-09-30 | メモリ書込パルス調整方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156446A JPS5857687A (ja) | 1981-09-30 | 1981-09-30 | メモリ書込パルス調整方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857687A true JPS5857687A (ja) | 1983-04-05 |
| JPS6134180B2 JPS6134180B2 (ja) | 1986-08-06 |
Family
ID=15627920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156446A Granted JPS5857687A (ja) | 1981-09-30 | 1981-09-30 | メモリ書込パルス調整方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174415A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | 低域フィルタ |
-
1981
- 1981-09-30 JP JP56156446A patent/JPS5857687A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174415A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | 低域フィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134180B2 (ja) | 1986-08-06 |
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