JPS5856139B2 - エラ−検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、１バイト（または複数バイト）のバスに対し
て並列に置かれるバッファレジスタに順番にバス上のデ
ータをロードし、これと同じ順番でバッファレジスタの
データをバスに送出するデータ転送制御系に関し、特に
データ転送制御系の動作のエラーを検出するためのエラ
ー検出方式に関する。

１バイトの入出力バス間に２個のバッファレジスタを挿
入したデータ転送制御系について第１図によって説明し
よう。

入力バスのデータをバッファレジスタＢＲｏ、ＢＲ１の
どちらにロードするかは図示しない入力選択ラッチの値
によって決捷り、またバッファレジスタＢＲｏ、 ＢＲ
ｌのどちらのデータを出力バスに出力するかは図示しな
い出力選択ラッチの値によって決する。

これらラッチの働きにより、入力データバイトＢ。

５Ｂ１＋Ｂ２ｔＢ３＋・・・。Ｂ６はバッファレジスタ
ＢＲｏ、 ＢＲｌに交互にロードされ、これと並行して
バッファレジスタＢＲｏ。

ＢＲｌからデータバイトＢ。

ｔＢ４＋Ｂ２ｔ・・・、Ｂ６がこの順序で出力バスに出
力される。

またかかるデータ転送制御系には、各バッファレジスタ
ＢＲｏ。

ＢＲｌのデータの有無を示すマークラッチが設けられて
むり、データのロード釦よび出力を行なう際にこのマー
クラッチの内容を参照することにより、データロード済
のバッファレジスタＢＲｏ。

ＢＲｌに対するデータのロードを保留し、またデータを
持たないバッファレジスタＢＲｏ、ＢＲ１からのデータ
出力を保留する。

このようなデータ転送制御系においては前記各制御ラッ
チが誤動作すると、誤ったデータが外部に転送されてし
１い大きな問題となる。

例えば第２図に示すように、入力データバイ）Ｂ。

、Ｂ１゜・・・、Ｂ６がバイトＢ３以降の順番が入替っ
て外部に出力されてし１うということになる。

かかる不都合を防止するために、従来は各制御ラッチを
二重化し、両方のラッチを比較する論理を設けて各制御
ラッチのエラーを検出する方式を採用することが多かっ
た。

しかしこの方式は・・−ドウエア量が増加してし１う欠
点があり、また二重化した補助側のラッチの故障をもエ
ラーをもエラーとして検出してし１う不便がある。

本発明の目的は、叙上の如き諸点について改善したデー
タ転送制御系のエラーチェック方式を提供することにあ
る。

しかして本発明は、入出力選択ラッチとマークラッチと
は一方が反転するとそれに対応する他方も反転する関係
にあることに着目し、各ラッチの排他的論理和をとるこ
とにより系のエラーを検出しようとするものである。

第３図に本発明の一実施例を示し説明する。

１と２は１バイトの入力バス１８と出力バス１９の間に
並列に置かれたバッファレジスタ、３と４は各バッファ
レジスタ１，２の出力ゲート用のアンドゲート、５はオ
アゲートである。

なお、これらバッファレジスタ１，２、アンドゲート３
，４ｉ−よびオアゲート５は１バイト分設けられるが、
図には１ビット分だけ示しである。

８は入力選択ラッチであり、信号２０の“１″から“Ｏ
ｎへの反転時にインバータ９の出力によりトリガされて
状態を反転する。

この入力選択ラッチ８が“０″のときに信号２０が“１
″になると、アンドゲート６からロードタイミングが出
されてバッファレジスタ１に入力バス１８上のデータが
ロードされる。

また入力選択ラッチ８が“１″のときに信号２０が“１
”になると、アンドゲート７からロードタイミングが出
力されてバッファレジスタ２に入力バス１８上のデータ
がロードされる。

１０は出力選択ラッチであり、信号２１が“１″から“
Ｏｔｔに変化するときにインバータ１１の出力によりト
リガされて状態を反転する。

出力選択ラッチ１０が°′０″のときに信号２１が“１
″になると、アンドゲート３が開かれバッファレジスタ
１のデータがオアゲート５を介して゛出力バス１９上に
出力される。

逆に出力選択ラッチ１０が“０″のときに信号２１が“
１″になると、アンドゲート４が開かれバッファレジス
タ２のデータが出力バス１９上に出力される。

１４と１５はそれぞれバッファレジスタ１と２のデータ
の有無を示すマークラッチである。

マークラッチ１４は、バッファレジスタ１のデータロー
ド時にアンドゲート６の出力によってセットされ、また
バッファレジスタ１のデータ出力時にアンドゲート１２
の出力によってリセットされる。

他方のマークラッチ１５は、バッファレジスタ２のデー
タロード時にアンドゲート７の出力でセットされ、バッ
ファレジスタ２のデータ出力時にアンドゲート１５の出
力によってリセットされる。

ＣＲＴはデータ転送制御系のエラーチェック回路であり
、入出力選択ラッチ８，１０とマークラッチ１４，１５
の排他的論理和をとる排他的論理和回路１６とこの回路
１６の出力を検出タイミング信号１４でラッチするエラ
ーラッチ１７から構成される。

検出タイミング信号２４は各制御ラッチ８゜１０．１４
，１５が確定している時に出される信号であり、信号２
０，２１とは立上りしよび立下りと位相を異にする。

また信号２０は入力要求があることとマークラッチ１４
，１５の少なくとも一方が“０″であることを条件とし
て図示しない入力制御論理から出され、信号２１は出力
要求があることとマークラッチ１４，１５の少なくとも
一方が“１″であることを条件として図示しない出力制
御論理から出される。

本実施例において、入出力選択ラッチ８，１０およびマ
ークラッチ１４，１５の初期値を“Ｏｔｔとすると、系
が正常に動作しているならば過渡時を除き各制御ラッチ
８，１０，１４，１５の排他的論理和値は常に“０″で
あり、したがってエラーラッチ１７は“０″である。

各制御ラッチ８゜１０．１４，１５のシーケンスに狂い
が生じると、排他的論理和回路１６の出力が“１″にな
り、エラーラッチ１７が“１″になり、エラー線２５を
通じて系のエラーが報告される。

以上に述べたように本発明はデータ転送制御系の制御ラ
ッチの値の排他的論理和をとることによって該系のエラ
ーを検出するものであり、従来方式に比べ・・−ドウエ
アを大幅に（略々１／３程度に）減らすことができ、ま
た二重化した補助側の制御ラッチのエラーを系のエラー
として検出するというような不都合も避けることができ
る。

【図面の簡単な説明】 第１図および第２図は従来技術を説明するための図、第
３図は本発明の一実施例を示す論理図である。 １．２・・・バッファレジスタ、３，４・・・出力ゲー
ト（アンドゲート）、８・・・入力選択ラッチ、１０・
・・出力選択ラッチ、１４．１５・・・マークラッチ、
１６・・・排他的論理和回路、１７・・・エラーラッチ
。

Claims (1)

【特許請求の範囲】
1. １ 複数のバッファのそれぞれに順番に入力バス上のデ
   ータをロードし、これと同じ順番で該各バッファのデー
   タを出力バスに出力するデータ転送制御系にむいて、該
   各バッファのデータのロードおよび出力を制御するラッ
   チ群ならびに該各バッファのデータの有無を示すラッチ
   群との各出力の排他的論理和をとる回路を設け、該回路
   の出力に基づいて該データ転送制御系の動作のエラーを
   検出することを特徴とするエラー検出方式。