JPS5852348B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、きわめて高密度に構成できる半導体メモリに
関する。

半導体（絶縁体をも含む。以下同じ）に異った物質を接
触させたり、不純物の含有量を変えた他の部分と接触す
べくなしたり、或いは大気空間と接する表面界面に接触
電位差ができて、正孔か伝導電子かの倒れかに対し電位
障壁を形成することはよく知られたことである。

本発明は、この電位障壁を利用して、半導体中或いはそ
の表面に接して、電位障壁によってほぼ取り囲まれたセ
ルを形成し（以下ストレージ・セルと称す。

）、このセルに電荷を出し入れすることによって記憶を
行わしめようということであり、そのとき、特に電荷を
出し入れする部分の供給部（以下ソースと称す。

）との間の電位障壁が少くとも一部で供給される電荷と
同じ導電型をもつ領域、又は不純物の全く含有されない
状態になっているか、或いは逆導電型であってもソース
とストレージ・セルとの間は殆んど全ての不純物がイオ
ン化した状態になっていて、いわゆるパンチスルしかか
った状態になっているようにして、電荷の移動を高速化
、かつ高能率化ならしめることである。

また、表面に対し、ストレージ・セルとソスとがほぼ垂
直方向に形或せられて、高速化と、高密度化および記憶
効率の向上を行わしめている。

また、このような記憶方式のうちに大きな特徴をもつ三
種類があって、その一つは、書き込み或いは読み取り時
の少なく共一つの抵抗がリークの抵抗に比して十分小さ
くなる特徴をもたせることになるが、ストレージ・セル
とソースとの間の電位障壁が、パンチスルーしかかつて
いる逆導電型のものであるにせよ同導電型の狭い領域で
あるにせよ、ストレージ・セル或いはソースに加えられ
る電圧によって電位障壁の高さが低くなり電荷がのり越
え易くして記憶させ或いは読みとるわけであるが、この
時のり越え易いところの幅をひろげて電荷をのり越えさ
せるのと、高さを低くさせてのり越え易くするのと、ド
リフト電界の弱いところの幅を薄くしてのり越え易くさ
せるのとの三種類の方式があり、その混成モードも存在
する。

これらの領域をゲート領域とよぶ。

例えば第１図に示すように表面６に近く表面にほぼ垂直
方向に接してストレージ・セル領域１とソース領域２と
を形成する。

このときの具体的方法としては結晶として殆んど実効不
純物がないに近い高抵抗Ｐ型シリコンを用い、高抵抗ｐ
型シリコン中にｎ型の領域を用いて二つの領域１，２を
形成すれば伝導電子はＰ型シリコンとｎ型領域の間にで
きる拡散電位によってセル内に閉じ込められる。

またその間に障壁領域３を高抵抗ｎ型シリコン領域で形
成する。

この領域３と基板シリコン５との間にも各々が高抵抗の
ｎ型および高抵抗のｐ型領域であるから、その間に拡散
電位が存在することも、又、ストレージ・セル１、ソー
ス２との間にも、この三者がこの場合各々ｎ型領域であ
るのに対しゲート領域３は高抵抗ｎ型又は高抵抗ｐ型で
あるので、当然電位障壁が形成されゲートポテンシャル
をもったゲートバリヤを形成している。

この状態を第２図ａに模式的に示す。

領域１，２の間にφで示される電位障壁が現われている
。

これらの各メモリーセル゛に表面にほぼ垂直方向に電圧
を加えることによって、例えば表面が正の電位になる向
きに電圧を加えたとすれば、ソース２にある電子はソー
ス２側からみたゲート領域の障壁高さφが実効的に低く
なって第２図すの矢印で示すφ′のような関係になって
くるので電子は直ちにストレージ・セル１に向って移動
する。

このとき当然であるが両者の間の電荷の移動によって帯
電が起こり、ソースは正に帯電し始めるのでゲート領域
３との間の電位障壁は高くなり、一方、ストレージ・セ
ルは、電子が蓄積するにつれて負に帯電するからストレ
ージ・セルとの間の電位差は減少し、点線で示す如くな
り、次第に移動困難になり、遂に充電操作を停止するに
至る。

この充電操作が開始された任意の時点で記憶させるため
の外部電圧を取り去ると第２図Ｃに示すようにストレー
ジ・セル１とソース２との間の帯電によって前記記憶操
作中とは逆の電位関係になっている。

このとき、周辺基板結晶５の不純物密度によって、スト
レージ・セル１とソース２との間の電力線がどこまで浸
透するかによって、周辺結晶中の電位分布は実線で示す
場合から理想的絶縁体の場合の点線で示すところまで変
化してくる。

従って、リークの大きさという点からいえば、周辺部の
あまり遠くまで高抵抗であることは好ましくない。

高速度動作という点からいえば、空乏層容量を減らすこ
とが重要であるから、少く共同辺部は高抵抗化すること
が重要であり、製作上重要な均一構造についていえば動
作速度に対し適当な不純物含有量が存在する。

第１図ｄに示すごとく、オン抵抗を少くするように、ゲ
ート領域４を形成して中央のみ流れるようにし、記憶電
圧によって中央の流れ易いところを拡げてキャリアを流
し込み、記憶後間じるごとく、いわゆるノーマリ−・オ
フ構造を持つゲート４を設定することも第１図す、ｅに
示したごとく、ゲート領域３をストレージ・セル１やソ
ース２の少くとも１つに比し狭く形成したときと同様に
記憶保持状態におけるリークを減らすことができる。

これは静電誘導トランジスタ（ＳＩＴ）の応用であるが
、応答が高速で書き込み、読み取り時の抵抗と、放置し
ておく時の抵抗の差が十分に大きく有利にとれてくる。

読み取りの方式として、第２図Ｃに示すように、ストレ
ージ・セル１に接するデバイ長の範囲内に電界や電圧に
よって特性の変化するものにおいて感知することも可能
で、たとえばＦＥＴやＳＩＴをストレージ・セル１から
デバイ長の範囲に設置し、電界による抵抗の変化を検出
してもよいし、或いは、ストレージ・セル領域１をゲー
トとするｐチャンネルのＦＥＴ、ＳＩＴを表面に設けて
、ＦＥＴ 。

ＳＩＴのオン、オフで検出してもよい。

すなわち、ストレージ・セルに電子が蓄積している状態
ではオン状態、電子が蓄積してない状態ではオフ状態と
いうようにである。

或いは外部に半導体ダイオードを並列接続すべくなして
逆方向充電しておき、読みとりパルスによって流れる電
流を検知し、検知できない時記憶があったというように
して読み出す方式などは非破壊読み出しである。

これらには通常知られている種々な技術が援用できる。

最も集積密度と読み取り時の判別能力が大きいのが、記
憶と逆向きに電圧を加える方法で、電流として或いは静
電的に結合させる方法でストレージ・セル１からソース
２への流れ戻りがあるか否かを読みとることによって、
記憶を読みとることができる。

この時は非常に小さな電力で読みとらない限り、ストレ
ージ・セルに蓄積されていた電子がソス領域に殆んど全
部もどってしまうから、記憶のときの電圧と同じ向きの
読みとり電圧を加えて流れる電流が少くなっていれば記
憶があったとする読みとり方式と同様に破壊読みとりで
ある。

以上の説明より明らかになったように本発明の基本は、
電荷が上にあるか、下にあるかを記憶させるのが基本で
あり、キャッチボール或いはバレボール、またはピンポ
ン記憶ということもできる。

その応用として、片方が例えば共通電圧になっていると
きがあり、他方のストレージ・セルに生じている電圧や
蓄積電荷から、或いは電圧を加えたときの電流から、電
荷がストレージされているか否かを見る片方判別法があ
る。

例えば第３図に示すようなものがある。

この構造は以下のようにしてつくられる。

つまり低抵抗口型シリコンをソース１２として上に高抵
抗ｎ型シリコン層１１をエピタキシャル成長させ、マス
クを形成して方向性エツチングを行って穴をあけ、次い
で薄く絶縁物を形成し、再び方向性エツチングによって
穴の側面についた酸化物膜を除いてエッチし、アクセプ
タ拡散を行う。

これによってノーマリ−・オフで通過の幅変調型ゲート
領域１４を形成する。

ゲート領域１４はｐ十領域である。

次いで再び方向性エッチを行い、穴の底の拡散層をほぼ
取り去る。

このとき、穴の底はエピタキシャル層をつき抜けてもよ
い。

ｎ十領域１２がｐ基板上の埋込み領域であれば、このｎ
十領域１２を突き抜けていてもよい。

この後、穴底から絶縁物を堆積させてもよい。

図の場合は全体を絶縁物１９で蔽い、リークも静電容量
も減少させている。

表面に書き込み読み取り電極１Ｔを付着させである。

電極１７は、ＡＡのような金属でもよいし、低抵抗のポ
リシリコンでもよい。

同様な製造方法は数多くある。甚だしい場合には、絶縁
物薄膜の中にほぼ垂直に揃って並べられた半導体微粒子
の行列となっていることもある。

すなわち、ソース領域１２、ストレージ・セル領域、ゲ
ート領域１４が、それぞれのメモリセルで絶縁物によっ
て、完全に分離された構造である。

第３図の構造のものの動作を説明する。

この構造では、ソースｎ十領域１２は各メモリセルで共
通になされており、電極１８を通して一定電位に保たれ
ている。

ｐ＋アゲート域１４は、メモリセルを囲むように設けら
れている。

ｐ＋アゲート域１４とｎ−領域１１の間の拡散電位によ
り、ｐ＋ゲト領域１４の間にあるｎ−領域は完全に空乏
化しており、ｎ＋ソース領域に存在する電子に対して、
第２図ａに示したような電位障壁が形成されている。

この状態にある、メモリセルの書き込み用電極１７に正
の電圧ＶＤが加えられるとする。

電極１γとｎ−領域１１の間に設けられる絶縁層の厚さ
は通常きわめて範い。

たとえば、数１０ＯＡからｉ、ｏｏｏλ程度のＳｉＯ２
である。

したがって、この部分の静電容量は、ｎ−領域１１の空
乏層部に生ずる容量よりも十分に大きい。

そのため、電極１７に加えられた電圧ｖＤの殆んど大部
分はｎ−半導体領域１１に加わることになり、第２図す
に示したように、ｐ＋アゲート域１４によりｎ−領域１
１中に生じた電位障壁を引き下げ、ｎ＋ソース領域１２
から電子を表面方向に向けて引き出すことになる。

引き出された電子は、ｐ＋ゲ゛ト領域１４の上の絶縁層
１９で囲まれたｎ−領域１１の中に蓄積することになる
。

この領域が、ストレージ・セルとして動作するわけであ
る。

書き込み電圧ＶＤが除去されると、蓄積されていた電子
の一部は、ソース領域１２に戻るが、多くの電子は、電
位障壁にさえぎられてストレージ・セルに蓄積されて保
持されるわけである。

読み出し時には、電極１７に負電圧を印加する。

電子がストＬ／−シ・セルに蓄積されていたセルでは、
電子力ソース領域１２に戻ることによる電流が流れるが
、そうでないセルには電流は流れない。

このように、メモリ内容が判別できるわけである。

次の変形は、３極構造である。

３極構造の例としては第３図を用いると、例えばゲート
領域１４に書き込み読みとりアドレス信号を加える電極
１０を接続すればよい。

電極１７の方に例えば、行選択性をもたせ、ゲート電極
１０の方に列選択性をもたせれば、二次元メモリーとす
ることができるし、効率を高くすることができる。

この例では、ゲート電極１０は、ｐ＋アゲート極１４に
直接オーミック接触しているが、薄い絶縁層を介して、
静電的に結合させる方法もある。

第３図に示したのは、ＭＯＳ、ＭＩＳ型といわれる構成
の一つであって、片側の電極１７が絶縁物９を介してス
トレージ・セルにつながっている。

行列構成としたい時には、穴の底に絶縁物を埋込む時、
若干シリコン基板を傾けて方向性堆積を行い、片方のゲ
ート部分は絶縁物によって蔽われ、次いで金属を堆積す
るときは、再び元に戻して方向性堆積をイオン蒸着や分
子線蒸着、或いは高真空中電子ビーム蒸着を用いて表面
にほぼ垂直ならしめて行い、表面に平行に金属層を形成
する。

この時、当然片方のゲートにのみ配線が行かれるので、
行列配線とすることができる。

その例を第４図ａに示す。

第４図は本発明の記憶装置の一横取例で、ａの構造は、
ｎ−高抵抗領域が１１と１５に分離されていること、ｐ
＋アゲート域１４を接続する比較的不純物密度の低いｐ
領域１３が、領域１１と１５を分離するように設けられ
たこと、ゲート電極１０が設けられたことが、第３図と
異なっている。

ｐ＋アゲート域１４は、主表面に形成された凹部側壁で
ゲート列電極１０と接している。

ストレージ・セル１１は、主表面で絶縁物１９を介して
行電極１７と接している。

書き込みの場合は、電極１７により正電圧を加えストレ
ージ・セル１の電位を下げ、かつゲート電極にもわずか
な正電圧を加えてゲート領域に形成される電位障壁の高
さを低くすればよい。

この時、実効的に電位障壁の低い部分の幅は広くなり、
かつその厚みも薄くなる。

ソース領域１２からの電子がストレージ・セル１に蓄積
する。

書き込む必要のないセルには、ゲート電圧を印加しなけ
ればよい。

二次元的にセルを配置する場合には、行電極１７とゲー
ト列電極１０の両方の電圧を調整すればよい。

ストレージ状態では、全ての電極の電位を零にするか、
場合によっては、ゲート電極は負電圧にする。

ゲーに逆バイアス電圧をかけておけば一層効率よくスト
レージできる。

読み出しの場合には、ケート電圧を加えてゲート領域１
３の電位障壁を下げる。

ストレージ セルに蓄積されていた電子がソース領域に
流れ、その時流れる電流により判別できる。

必要に応じては、ソース領域１２の電位が下がるように
する。

この構造は、一例として前述の方法によって容易に製造
できる。

第４図すは、各ソース領域１２をｐ型基板２０に埋め込
んだもので、列方向に分離している。

この場合は、特にゲート領域１３の電極は形成させず、
ｐ型層（または真性、ｎ型高抵抗層）から或っている。

ストレージ・セル１１は、ＭＩＳ構造になる。

書き込みは行電極１７による正電圧で行い、読み出しは
、列状ソース領域１２に印加する正電圧で行える。

つまり１”°を書き込みたいメモリセルの行電極１７に
、たとえば＋ＩＯＶの電圧を加えるが、書き込まない、
つまり°０″′を書き込むセルの列状ソース電極には同
時に行電極と同程度の電圧を印加する。

読み出しは、電極１７に負電圧を加えてもよいし、或い
はソース領域１２に正電圧を加えてもよい。

ゲート領域３に電極を設けて、第４図ａの構造で述べた
ように、この操作をより効果的に行うことができる。

また、このソース列状領域の構造は、上述した構造に適
用できることはいうまでしない。

このとき列状ソース電極１２領域間がパンチスルして情
報がリークするのを防ぐため、ｐ型基板２０の不純物密
度はソース電極間が完全に空乏層にならず中性領域が中
央付近に残るような程度にえらぶことか必要である。

第４図Ｃは、ストレージ・セル１１を下側に設けた場合
であり、ｐ要領域２０により片側を囲まれている。

ゲート領域は、ＳＩＴにおけるチャンネルと同様な構造
を有しており、ゲートｐ−＋−領域１４とｎ型チャンネ
ルとの拡散電位による電位障壁が形成されている。

ソースｎ十領域１２は凸部上面に形成され列状電極２８
を有している。

２７はｐ領域２０の電極である。ストレージ・セル１１
は、ｐ型頭域２０近傍の高抵抗ｎ型領域２１中に形成さ
れる。

はぼ上面を残しｐ型頭域で囲まれる如くしてもよい。

すなわち、各メモリセル下部のｐ領域２０にくぼみを設
ける構造でもよい。

又、各ストレージ・セルの間隔は、十分な抵抗をもつ様
に、距離を長くするか、ゲートル＋領域とｐ要領域２０
との間を狭くする。

この第４図Ｃの構造では、ストレージ・セル１１はｐ中
領域２０とｎ−領域２１の拡散電位による電位障壁、及
びｐ＋アゲート域１４によってｎ−領域２１中に生じる
電位障壁及び、ｐ＋アゲート域１４とｐ領域２０により
高抵抗ｎ−領域２１中に生じる電位障壁により囲まれる
ことになる。

したがって、蓄積できる電子の量はきわめて小さいこと
になる。

第４図Ｃで、点線で囲んで示したストレージ・セル１１
の部分だけ不純物密度の高い領域にして、このストレー
ジ・セル領域から、書き込み時にソース領域１２に引き
出して、正に帯電させれば、相当に大きな量の正の帯電
が行える。

第４図ｄは、ストレージ・セル１１は上面にＭＩＳ構造
を設けて形成したものであり、側面をゲートル中領域１
４で囲まれている。

ソースｎ＋領域１２はｐ型基板２０に行状に埋込まれて
いる。

ストレージ・セル１１とソースｎ十領域１２の間には、
電位障壁が形成される如く、ｎ型高抵抗層（または真性
、ｐ型高抵抗層）１３が設けられている。

または、特別に高抵抗層を設けずに及ゲートｐ十領域１
４の底面を拡大して、ストレージ・セル１１とソース領
域１２の間の連続するｎ型高抵抗領域の幅を狭くしても
よい。

１７は書き込み用の電極であり、１９は絶縁層である。

このメモリの動作は、第４図ａ及びｂで説明したものと
同じである。

第４図ｅは、各メモリセルをファイヤやスピネル等の絶
縁物結晶またはＧａＰ、Ｓｉ等の高抵抗半導体基板２９
上に設けたもので、ソースｎ十領域１２とストレージ・
セル１１の間の一部にｐ型層（または真性、ｎ型高抵抗
層）１３が設けられ、ストレージ・セルの上面は、ｐ型
頭域３０、行電極４０が設けられている。

列配線３８は、ソースｎ十領域１２に接している。

ｐ型頭域３０を薄くしてその下にｐ型領域に接してｎ中
領域を設けることにより更に効率よくストレージするこ
とができる。

また、ｐ型頭域３０を取り除きｎ中領域だけでも充分有
効である。

この場合行電極に負の電圧を加え、ストレージ・セルに
正の電荷を書き込むことができる。

メモリの保持に上の書き込み電圧の半分位の負の電圧を
印加しておく。

読み出しのときは逆に正の電圧を行電極１０に加える。

以上具体例をいくつか示したが、ストレージ・セルを囲
む構造は、ＭＩＳ構造、絶縁物、大気、逆導電型半導体
等前述した如く目的に応じて選べる。

行または列配線の金属によりショットキー・バリアを形
成することもできる。

さらに、ゲート領域の構造は、チャンネルを細くするこ
と、同導電型、真性、逆導電型高抵抗層を少なく共一部
に設けること。

これらの組み合せが可能である。例えば第４図ｄの構造
例において、ゲート領域１３のほぼ水平方向に不純物密
度分布を設けることも、オン、オフを効果的に行うこと
で有効である。

また、二極構造、三極構造共に実現できる。

特に三極構造にした場合は、ソースとストレージ・セル
に印加する。

電圧によりゲート領域に形成される電飲障壁の高さ、そ
の幅、ドリフト電界の弱いところの幅のいずれか、もし
くはそれらを混在して制御すると同時に、ゲート電圧に
よってこれら電位障壁の制御は一層効率よく行えるので
、その場合にはより高速度の書き込み、読み出しが行え
る。

さらに、メモリ保持状態におけるリークもより少なくす
ることができ、メモリの保持時間を長くすることができ
る。

また、二極構造の場合には、ソース、ストレージ・セル
、ゲートのうち二つを選ぶことができ、構造と配線、目
的等により自由に選べる。

第５図は本発明の半導体記憶装置の他の例である。

ストレージ・セル１１の上面には、ｎ中領域４１が形成
され、金属もしくは低抵抗ポリシリコン配線１１０によ
って同一半導体基板上に形成されたｐ中領域１０４につ
ながっている。

必ずしも、ｐ中領域１０４は設けなくともよい。

ｎ中領域４１に蓄積された電荷の量すなわち電位は、Ｍ
ＩＳ ＦＥＴ（ＳＩＴ’）で検出される。

読み出し用ＭＩＳ ＦＥＴは、ソースル中領域３２、
ドレインｐ十領域３１．ゲート電極１１０、絶縁物１９
、その下の低不純物密度ｎ−領域より形成される絶縁ゲ
ートルチャンネルＦＥＴである。

必要に応じ、チャンネル部の不純物密度は、イオン注入
等により増加してもよい。

第５図すは、平面図ａのＡＡ’線に沿う断面図であり、
Ｃは平面図ａのＢＢ’線に沿う断面図である。

第５図のメモリの動作を説明する。

ｎ＋ソース領域１２に正電圧ｖＤを印加し、ｐ＋アゲー
ト域１４にゲート電圧１０を通して電圧を加え、０バイ
アスにするか、或いはやや順方向にバイアスすると、そ
のメモリセルは導通状態になって、ｎ十領域４１から電
子が流れ出して、ｎ＋ソース領域１２に流れ込む。

すなわち、ｎ十領域４１は殆んど正電圧ＶＤに帯電する
。

ゲート電圧をもとに戻して、逆バイアスが加わった状態
にすると、ｎ＋ソース領域の正電圧が除去されても、ｎ
十領域４１の正に帯電した状態は、そのまま保持される
。

これで書き込みは完了する。

ｎ十領域４１が正に帯電していれば、当然電極１１０も
同じ正電圧に帯電しでいる。

読み出し用ｐチャンネルＭＩＳ ＦＥＴのゲート電圧が
正に帯電していることになる。

読み出し用ＭＩＳ ＦＥＴをディプレッションモード
にしておけば、電極１１０が正に帯電したときは、との
ＭＩＳ ＦＥＴは遮断状態になり、電極１１０が帯電し
てない時には導通状態になっているため、メモリ内容が
非破壊で読めることになる。

書き込み時に、ソース領域１２に負電圧を加えて、ｎ十
領域４１に電子を流入させて、ｎ十領域４１を負に帯電
させる場合には、読み出し用ＭＩＳ ＦＥＴはエンハ
ンスメントモードＭＩＳ ＦＥＴにしておく。

この例で、メモリセルのｐ＋アゲート４のかわりに、カ
ットキゲートやＭＩＳゲート構造にすることもでき、殆
んど同じ動作が行える。

また、読み出し方法としてＭＩＳ ＦＥＴ（ＳＩＴ）
を用いる例を示したが、これに限られるものではない。

たとえば、既に述べたようにＦＥＴやＳＩＴをストレー
ジ・セルからデバイ長の範囲に設置し、電界による抵抗
の変化を検出してもよいし、あるいは、ストレージ・セ
ル領域をゲートとするｐチャンネルのＦＥＴ、ＳＩＴを
表面に設けて、ＦＥＴ、ＳＩＴのオン、オフで検出して
もよい。

たとえばその構造例を第６図に示す。１２は、ｎ子基板
、１８はその電極、１３はこの場合ｐ形の高抵抗領域、
４１はｎ＋ストレージ領域、１９は絶縁層、１４−１
、１４−２はｐ＋アゲート域、１４−１’、 １４−２
’はそれぞれ１４−１，１４−２の電極であり、４２は
絶縁層を介してストレージ・セルの上部に設けられた電
極である。

動作を簡単に説明する。

１４−１’、 １４−２’をＯ電圧にした状態で、４２
に負の電圧を印加すると、ｎ＋ストレージ領域４１から
電子が基板１２に流れて、４１は正に帯電する。

１４１’、 １４−２’を所定の負電圧に保てば、カー
の電子が不足した状態すなわぢ ち正に帯電した状態は保持される。

読み出しは、１４−１′と１４−２’の間に電位差を設
ける。

４１が正に充電している場合には、領域１３のホールが
、４１の正電荷によりスウエプトアウトされていて、１
４−１’と１４−２’の間に殆んど電流が流れない。

一方、もし４１が正に帯電していなければ、１４−１’
と１４−２′の間に電位差が生じれば、１３を通して電
流が流れるのである。

以下に本発明の構造例第４図すを例にとって製造方法を
説明する。

第７図ａは、１０１４〜１０１８ｃｒｒＬ−３の不純物
密度を有すｐ型Ｓｉ基板２０にｎ型不純物（Ａｓ。

Ｓｂ、Ｐ等）をＳｉＯ２膜４９膜用９て選択拡散し、ソ
ースｎ十領域１２を形成したものを示す。

次にＳｉＯ２膜４９膜用９し、周知のシリコンエピタキ
シャル成長法により、１０１２〜１０１６ｃＩｒＬ−３
の不純物密度を有すｎ型層１５．１０１１〜１０１７ｃ
ｒｆＬ−３の不純物密度を有するｐ型層（または、ｎ型
層１２より低不純物密度ｎ型層）１３、同じく１０１１
〜１０１５ｃｒ／Ｌ−３の不純物密度を有するｎ型層１
１を形成し、ＳｉＯ２膜４９膜用９により形成する（ｂ
参照）。

この酸化膜４９を、フォトリングラフィにより所要の部
分に窓をあけ、プラズマ・エッチ、化学エッチ、スパッ
タ・エッチ等の方向性エッチにより、凹部をｐ型層３が
除去されるまで形成する（ｅ参照）。

次に、前述の如く絶縁物の方向性堆積、所要部分の絶縁
物の選択エッチ、金属、ポリシリコン等の蒸着によって
電極を形成して完成する。

また、第４図ｅに示したゲート領域１３の形成は、同様
にエピタキシャル成長、選択拡散、エピタキシャル成長
によつそ形成される。

第４図ｅで説明した如く、絶縁物２９を基板としたＳｉ
のエピタキシャル成長も、周知のＳ ｉＨ４。

Ｓ ｉＨ２，ＣＡＬ、等の熱分解やＳｉ塩化物の水素還
元法によって行える。

また、絶縁物２９を用いずに、最初動作領域が形成され
るべきＳｉ単結晶を基板としてＳｉ多結晶を厚く成長し
、その後単結晶を所要の厚みにすることもできる。

以上いくつかの具体例を説明したが、各々の特徴を組み
合せることが可能なのはいうまでもない。

また、各領域の導電型を逆にしてもよい。

さらに、半導体材料としてＳｉを例にとったが、Ｇｅ。

ＧａＡｓ等Ｉ−Ｖ化合物及びその混晶などが用いること
ができ、動作電圧が低いので、必ずしも単結晶である必
要はなく、多結晶、アモルファス半導体が一部もしくは
全体を形成してもよい。

製造方法も周知の結晶成長技術、不純物拡散、合金、イ
オン注入等の不純物添加技術、選択エシチ技術等を用い
ることができ、前述の製造方法に限られるものではない
。

本発明による半導体記憶装置は、低消費電力で、高速の
書き込み、読み出しができ、しかも高集積化が行なえ、
ＲＡＭ、ＲＯＭ、不揮発性メモリ等応用例は数句れない
ものがあり、工業的価値は極めて高いものである。

【図面の簡単な説明】

第１図は本発明の構造、動作を説明するための概略図、
第２図は本発明による装置の動作を説明するための電位
分布図で、ａは電圧のないとき、ｂは記憶用電圧の加わ
った時、Ｃは記憶後、第３図、第５図、第７図ａ乃至Ｃ
は本発明の具体的構造の一例、第６図は本発明の実施例
である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板表面に対し略々垂直方向に、同導電型領
   域よりなるソース領域とストレージ領域を高抵抗領域を
   介して設け、前記ストレージ領域の少なくとも一部を絶
   縁物もしくは反対導電型領域により囲うべくなし、前記
   ソース領域を高不純物密度領域で構成し、前記ストレー
   ジ領域上に絶縁層を介して電極を設けたことを特徴とす
   る半導体メモリ。 ２ 前記ソース領域と前記ストレージ領域の間に介在す
   る高抵抗領域に隣接して、前記ソース領域及びストレー
   ジ領域とは反対導電型高不純物密度領域よりなるゲート
   領域を設けたことを特徴とする特許 ３ 前記反対導電型高不純物密度領域よりなるゲート領
   域に電極を設け、アドレス線となしたことを特徴とする
   前記特許請求の範囲第２項記載の半導体メモリ。 ４ 前記ストレージ領域の少なくとも一部に同導電型高
   不純物密度領域を形成し、前記ストレージ領域内に設け
   られた同導電型高不純物密度領域に電極を設け、前記電
   極を読み出し用トランジスタのゲートと直結したことを
   特徴とする前記特許請求の範囲第２項記載の半導体メモ
   リ。 ５ 半導体基板表面に対しほぼ垂直方向に、同導電型領
   域よりなるソース領域とストレージ領域をこれとは反対
   導電型の高抵抗領域を介して設け、前記ストレージ領域
   の少なくとも一部を絶縁物及び前記ストレージ領域とは
   反対導電型の高不純物密度領域よりなる互いに分離して
   設けられたゲート領域により囲うべくなし、前記ソース
   領域の少なくとも一部に同導電型高不純物密度領域を形
   成し、前記ストレージ領域内に設けられた同導電型高不
   純物密度領域を、前記互いに分離して設けられたゲート
   領域の一方をソース、他方をドレイン、前記高抵抗領域
   をチャンネルとして構成される読み出しトランジスタの
   ゲートとなしたことを特徴とする半導体メモリ。