JPS5849897B2 - プログラム制御装置 - Google Patents

Description

【発明の詳細な説明】 この発明はプログラム制御装置に関し、特に例えば２種
類の相互に異なった動作命令のうちいずれか一方の動作
命令を択一的に実行するようなプログラムにおいて、一
方の動作を実行したとき他方の動作命令をジャンプさせ
るためのジャンプ命令を不要にしてプログラムステップ
数を低減させたプログラム制御装置である。

一般に、コンピュータ等で演算処理する場合においては
、フリツプフロツプをセットさせるかまたはリセットさ
せる場合や、電源周波数が５０Ｈｚまたは６０Ｈｚのい
ずれかによって電源周波数に適合する動作を実行する場
合や、２種類のデータがあるうちいずれか一方のデータ
をロードさせる場合などのように、２種類の動作で対を
なす動作命令のうちいずれか一方の動作命令のみを択一
的に実行するようなプログラムが多く存在する。

第１図は対をなす動作命令のうちいずれか一方の動作命
令を択一的に実行する従来のプログラムを示すフローチ
ャートである。

第２図は第１図のフローチャートを達成するためのプロ
グラム記憶用メモリ（たとえばリードオンリメモＩＪ；
ＲＯＭ）の記憶状態を図解的に示した図である。

第１図および第２図を参照して従来のプログラム制御方
式を説明する。

対をなす動作命令として、たとえばフリツプフロツプ（
以下ＦＦと略称する）をセットさせるかまたはリセット
させるようないずれか一方の動作命令を択一的に実行す
る条件のプログラム（たとえばアキュレータ（Ａｃｃ）
の内容が０でないときＦＦをセットさせ、アキュムレー
タの内容がＯであるときＦＦをリセットさせる場合）に
おいては、予めアキュムレータの内容がＯであるか否か
のジャッジ命令語をＲＯＭの第１番地に記憶させかつそ
の動作ステップを第１ステップとし、アキュムレータの
内容が０であるときＦＦＩＪセット命令へジャンプ指令
するためのジャンプ命令を第２番地へ記憶させ、そのジ
ャンプ先の番地を第３番地へ記憶させることにより、第
２ステップとして２バイトで命令語を記憶させ、アキュ
ムレータの内容が０でないときＦＦをセットさせるため
の命令語を第４番地へ記憶させかつその動作ステップを
第３ステップとし、第３ステップの次に他の動作命令を
行なうステップを第４ステップとしかつ該第４ステップ
で行なう動作命令語を第５番地へ記憶させる。

そして、前述の第２ステップにおいてジャンプ命令され
た第５ステップにおいてＦＦをリセットさせる命令語を
ＲＯＭの第６番地へ記憶させ、ＦＦをリセットさせた後
、ステップ６において前述の第４ステップへジャンプ命
令するための命令語を第７番地へ記憶させ、第４ステッ
プヘジャンプするためのジャンプ先番地（第５番地）を
ＲＯＭの第８番地へ記憶させて、ステップ６の動作を実
行するための命令語（すなわちジャンプ命令語とジャン
プ先番地）を２バイトで記憶させるものと仮定する。

このようなプログラムにおいて、ＦＦをセットさせる動
作ステップとしては、第１ステップでＲＯＭの第１番地
に記憶されている命令語に基づいてＡ ｃ ｃ ”＝
Ｏか否かを判定し、０でないことを判定すると第２ステ
ップをとばし、次の第３ステップにおいてＲＯＭの第４
番地に記憶されている命令語に基づいてＦＦをセットし
た後、次の第４ステップへ進み、対をなす動作命令のう
ちいずれか１つの動作命令を択一的に実行する。

この動作ステップ順序を記号で示せば、１ −（２）−
３ −’ ４となる。

一方、ＦＦをリセットする場合の動作ステップを考える
と、第１ステップにおいてＲＯＭの第１番地に記憶され
ている命令語に基づいてＡＣＣ４０かの判定をし、０で
あることを判定すると、第２ステップにおいてＲＯＭの
第２番地に記憶されているジャンプ命令を読出し、第３
番地に記憶されているジャンプ先番地（第５ステップを
表わす第６番地）に基づいて第５ステップヘジャンプし
、第５ステップでＲＯＭの第６番地に記憶されている命
令語に基づいてＦＦをリセットし、その後ステップ６に
おいてＲＯＭ第７番地に記憶されているジャンプ命令を
読みかつ第８番地に記憶されているジャンプ先番地（す
なわちステップ４を表わす第５番地）ヘジャンプするこ
とにより、一連の動作を実行する。

このような動作ステップ順序を記号で示せば、１−２−
５−６−４となる。

ところで、従来のようにジャンプ命令によって動作ステ
ップをジャンプさせる場合は、１つのステップでジャン
プ命令語をＲＯＭに記憶させなければならないため、プ
ログラム記憶用メモリの記憶容量を多く必要とする問題
点がある。

また、ジャンプ命令によって動作ステップをジャンプさ
せる場合は、動作ステップ数が多くなりかつ従ってプロ
グラムステップ数が多いため、動作を実行するための時
間を要し、マイクロプロセッサやコンピュータなどの演
算処理装置を効率的に利用することができないという問
題点に遭遇する。

それゆえに、この発明の主たる目的は、２種類の動作で
対をなす動作命令のうちいずれか一方の動作命令を択一
的に実行するプログラムにおいて、ジャンプ命令を少な
くして動作処理の迅速化を図り、しかもプログラム記憶
用メモリの記憶容量を低減できるようなプログラム制御
装置ヲ提供することである。

この発明を要約すれば、対をなす動作命令のうちの各動
作の命令語を個別に記憶領域へ記憶させ、かつ先行する
一方の動作命令語の記憶領域の一部に関連して、後読す
る他方の動作命令をスキップ指令するスキップ命令を表
わす情報をプログラム記憶用メモリに記憶させておき、
命令語に基づいて一方の命令を実行した後、該命令語の
記憶領域の一部にスキップ命令を表わす情報が予め記憶
されていることに基づいて後続の動作命令をスキップさ
せることにより、ジャンプ命令を用いることなく動作処
理を達成するものである。

第３図はこの発明の一実施例のブロック図である。

構成において、プログラム記憶手段の一例として示すプ
ログラム記憶用メモリ（たとえばＲＯＭ）３１は、後述
の第５図に示すような命令語を記憶するものであって、
プログラムヵウンタ３２から与えられる番地指定に基づ
いて予めプログラム設定された命令語をステップ順次に
読出して命令デコーダ３４（後述の第６図で詳細が示さ
れる）に与える。

このプログラムカウンタ３２はアドレス制御部３３と接
続される。

このアドレス制御部３３はプログラムカウンタ３２で計
数されるＲＯＭ３１の先頭読出番地を指定したり、命令
デコーダ３４がＲＯＭ３ １の命令語のジャンプ命令を
判別したことに基づいてジャンプ処理をするとともに、
２バイド目の命令語をスキップ指令する信号をＯＲゲ゛
一ト３６の１つの入力として与えるものである。

また、命令デコーダ３４はＲＯＭから与えられる命令語
をデコードし、スキップ命令であることに応じてスキッ
プ命令を表わす信号をＯＲゲート３６の一方入力として
与え、ジャッジ命令語であることに基づいてジャッジ回
路３５にジャッジ指令を与え、比較的使用頻度の高い対
をなす２種類の動作命令のうちの一方の動作命令（たと
えばＦＦをセット指令する命令）Ａか、または他方の動
作命令（たとえばＦＦをリセット指令する命令）Ｂかに
よって適宜命令信号を梼出する。

また、ジャッジ回路３５にはアキュムレータ３７の出力
が与えられ、ジャッジ命令に基づいてアキュムレータ３
７の内容を判定（たとえばＡｃｃ〜Ｏか）し、もしアキ
ュムレークの内容がＯでなければスキップ指令を表わす
論理「１」（以下ｆ−ＨＪ ）信号を梼出してＯＲゲー
ト３６に与え、アキュムレータの内容がＯであれば論理
「Ｏ」（以下１−ＬＪ）信号を湧出するものである。

このＯＲゲート３６の出力は１プログラムステップ遅延
回路３８を介して命令デコーダ３４に与えられる。

第４図はこの発明の動作ステップを表わすフローチャー
トであり、特に使用頻度の高い対をなす２種類の動作命
令の一例としてフリツプフロツプ（ＦＦ）をセットさせ
るかまたはリセットさせる場合を示すものである。

第５図は前記第４図に示すプログラムを達成するための
前記プログラム記憶用メモＩＪ（ＲＯＭ）の記憶状態の
一例を図解的に示した図である。

図において、たとえばＲＯＭの第１番地には第４図に示
すフローチャートにおける第１ステップのジャッジ命令
語（すなわちＡｃｃ〜Ｏかのジャッジ命令語）を記憶し
、第２番地にステップ２におけるＦＦをリセットする命
令語を記憶しかつこの第２番地の特定ビットたとえば最
下位ビットに次のステップ（第３ステップ）をスキップ
指令する命令情報（たとえば論理「１」）を記憶させ、
第３番地にステップ３においてＦＦをセット命令する命
令語を記憶させ、第４番地にステップ４において動作さ
せるための命令語を記憶させる。

第６図はこの発明の特徴となる前記命令デコーダ３４の
具体的な構成を表わす回路図である。

この命令デコーダ３４はＲＯＭ３１から読出された１バ
イトの各ビットのデータをそのまま湧出する列ラインと
インバータで反転して導出する列ラインと各列に適宜接
続される複数の行ラインとから成るマトリクス回路で構
成され、マトリクス接続（図示での○印で示す接続部分
）したいずれかの列ラインに１一Ｈ」信号が与えられた
とき当該行ラインから命令デコード出力を導出するのを
禁止するものである。

従って、この命令デコーダ３４は、機能的にはマトリク
ス接続された各列ラインのＮＯＲゲ゛一トとして行ライ
ンから出力を梼出するものである。

この命令デコーダ３４は、たとえばフリツプフロツプ（
ＦＦ）をセット命令するデコード出力と、ＦＦをリセッ
ト命令するデコード出力と、スキップ命令するデ゛コー
ド出力と、ジャッジ命令するデコード出力と、その他の
各種の命令デコード出力とを各行ラインから褥出する。

なお、前記ＯＲゲート３６からハイレベル信号が導出さ
れ、１プログラム遅延回路３８で１ステップ間だけ遅れ
て与えられたとき各行ラインからデコード出力を導出す
るのを禁止するために、ＯＲゲ゛−ト３６の出力を列ラ
インの入力とし、該列ラインには各行ラインがマトリク
ス接続される。

次に、第３図ないし第６図を参照してこの発明の具体的
な動作について謂明する。

まず、ＦＦをセットする場合の動作について訣明する。

ステップ１において、プログラムカウンタ３２がＲＯＭ
３１の先頭番地（第１番地）を指定してジャッジ命令語
を読出指令する。

このジャッジ命令語が命令デコーダ３４に与えられるた
め、該命令デコーダ３４はジャッジ回路３５にジャッジ
指令を与えて、アキュムレータ（Ａｃｃ）３γの内容が
Ｏでないか否かを判定させる。

ジャッジ回路３５は、アキュムレータ３７の内容がＯで
ないことを判定すると、ｒＨＪ信号を湧出してＯＲゲー
ト３６を介して命令デコーダ３４に次のステップをスキ
ップ指令する信号として与える。

このため、プログラムカウンタ３２が歩進してＲＯＭ３
１の第２番地を読出指令し、ＲＯＭ３ １からＦＦＩＪ
セット命令語を読出させても、命令デコーダ３４はその
ステップ（第２ステップ）期間中いずれのデコード出力
も導出しない。

これによって、結果的には第２ステップがスキツプされ
たことになる。

続いて、プログラムカウンタ３２がＲＯＭ３１の第３番
地を読出指令すると、第３ステップへ進む。

この第３ステップにおいて、ＲＯＭ３１の第３番地に予
め記憶されているＦＦのセット命令語が読出されてデコ
ーダ３４に与えられるため、該デコーダはＦＦセット命
令を湧出する。

そして、プログラムカウンタ３２がさらに歩進して、Ｒ
ＯＭ３１の第４番地を指定すると、ＲＯＭ３ １の第４
番地に記憶されているステップ４における動作命令語が
読出される。

したがって、この発明でフリツプフロツプをセットさせ
る動作状態においては、ステップ１を実行した後、次の
ステップ２のデコード出力を禁止して、結果的にはステ
ップ２をとばし、ステップ３を実行した後、次のステッ
プ４へ進む。

このステップ順次を記号で示すと、１一（２）−３−４
となる。

一方、フリツプフロツプをリセットさせる場合の動作ス
テップを訣明すると、最初のステップ１においてプログ
ラムヵウンタ３２がＲＯＭ３１の第１番地を読出指令し
、該ＲＯＭ３１の第１番地に記憶されているジャッジ命
令語が命令デコーダ３４に与えられる。

応じて、命令デコーダ３４はジャッジ回路３５にジャッ
ジ指令する。

このジャッジ回路３５はアキュムレータ３７の内容が０
であることを判定し、１−Ｈ」信号を導出しない。

このため、次のステップにおける命令デコーダ３４のデ
コード動作が能動化される。

ステップ２において、プログラムカウンタ３２がＲＯＭ
３ １の第２番地を指定すると、ＲＯＭ３１の第２番地
に記憶されているＦＦセット命令語と最終ビットに記憶
されている次のステップをスキップ指令する情報（すな
わち最下位ビットの論理「１」）とが命令デコーダ３４
に与えられる。

応じて、命令デコーダ３４はＦＦをリセット命令する信
号Ｂを導出するとともに、次のステップ（すなわち第３
ステップ）をスキップ指令する信号をＯＲゲート３６を
介して命令デコーダ３４に与える。

このため、プログラムカウンタ３２がＲＯＭ３１の第３
番地を読出指令し、第３番地に記憶されてぃるＦＦセッ
ト命令語を命令デコーダ３４に与えても、該命令デコー
ダ３４は第３ステップの動作を達成するための命令語を
湧出しない。

続いてプログラムカウンタ３２がＲＯＭ３１の第４番地
を指定すると、第４番地に記憶されているステップ４の
動作命令語が命令デコーダ３４に与えられ、該命令デコ
ーダ３４から導出される。

このように、先行する動作命令（すなわちＦＦリセット
命令語）を記憶している記憶領域のある１ビットに次の
ステップをスキップ命令する情報を予め記憶させておく
ことにより、第３ステップの命令語に基づくデコード出
力を導出することなく次のステップ４へ進むことにより
、結果的には第３ステップがスキツプされたことになる
。

この動作状態は第４図の点線で示すように１−２−（３
）一４のごとくとなるが、実際には第４図の実線で示す
とと＜１−２−４のごとくとなる。

すなわち、動作ステップ順序としてはＦＦをセットする
場合の動作ステップと全く同一となるが、第２ステップ
をスキツプするか第３ステップをスキツプするかのいず
れかにより、対をなす２つの種類の動作命令のいずれか
一方を択一的に実行することが可能となる。

したがって、第１図に示すようなジャンプ命令を含むプ
ログラム制御方式では、対をなす２つの動作命令のうち
いずれか一方を択一的に実行する場合において、最太６
ステップ数だけ要し、該６ステップを実行するためのプ
ログラムを記憶するために８番地の記憶領域を必要とす
る。

これに対して、本件発明のプログラム制御方式によれば
スキップ命令を表わす情報を先行する命令語の一部の記
憶領域に予め記憶させておくことにより、最太４ステッ
プ数で同一の動作処理を達成することが可能となり、動
作時間の短縮化が図れるとともに、命令語を記憶するた
めのプログラム記憶用メモリの番地数を大幅に低減する
ことが可能となる利点がある。

以上のように、この発明によれば、２種類の動作命令の
それぞれを表わす命令語を記憶するとともに、先行する
一方の動作命令語の記憶領域の一部に関連して、後続す
る他方の動作命令をスキップするためのスキップ命令を
表わす命令語をプログラム記憶手段に記憶しておき、こ
のプログラム記憶手段から読出された命令語をデコード
し、スキップ命令が出力されたとき、およびデコードさ
れた命令語が一方の命令語であることを判断したとき、
デコーダによるデコードを禁止するようにしたので、次
のステップの命令語がデコードされて出力されることは
ない。

このために、実質的にジャンプ命令を用いることなく、
動作処理の迅速化を図ることができ、プログラム記憶用
メモリの記憶容量を低減できる。

【図面の簡単な説明】

第１図はジャンプ命令を用いた従来のプログラム制御方
式を示すフローチャートである。 第２図は従来のプログラムを記憶するためのプログラム
記憶用メモリの記憶状態を図解的に示した図である。 第３図はこの発明の一実施例のフロック図である。 第４図はこの発明の一例を示すフローチャートである。 第５図はこの発明のプログラムを記憶するプログラム記
憶用メモリの記憶状態を図解的に示した図である。 第６図はこの発明の特徴となる命令デコーダ３４の具体
的な構成を示す回路図である。 図において、３１はプログラム記憶用メモリ（プログラ
ム記憶手段）、３２はプログラムヵウンタ、３３はアド
レス制御部、３４は命令デコーダ、３５はジャッジ回路
、３６はＯＲゲート、３７はアキュムレータ、３゛８は
１プログラムステップ遅延回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ ２種類の動作命令のうち、いずれか一方の動作命令
   を択一的に実行するプログラム制御装置であって、 前記２種類の動作命令のそれぞれを表わす命令語を記憶
   し、先行する一方の命令に対して接続する他方の命令を
   スキツプするためのスキップ命令を表わす命令語を、前
   記先行する一方の命令を表わす命令語の記憶領域の一部
   に記憶するプログラム記憶手段と、 前記プログラム記憶手段に記憶されている命令語を所定
   のステップで順次読出す読出手段と、前記プログラム記
   憶手段から出力される命令語をデコードするデコーダと
   、 前記デコーダによってデコードされた前記２種類の動作
   命令のうちのどの動作命令を実行すべきか否かを判別す
   る判別手段と、 前記デコーダから前記スキップ命令の命令語が出力され
   たことに応じて、前記デコーダによる次のステップにお
   ける命令語のデコードを禁止するとともに、前記デコー
   ダから出力された命令語が前記一方の命令であることを
   前記判別手段が判別したことに応じて、前記デコーダに
   よる次のステップにおける命令語のデコードを禁止させ
   る手段を備えた、プログラム制御装置。