JPS5849895B2 - タンシユクサレタプリント サイクルオユウスル オン ザ フライ プリンタ - Google Patents

Description

【発明の詳細な説明】 発明の概要 一つのプリント・ラインに於ける全てのプリント不可能
（ｎｏｎｐｒｉｎｔａｂｌｅ） ・キャラクタを自動的
に処理し（ａｃｃｏｕｎｔ ｆｏｒ）、プリントサイ
クル・タイムを短縮するよう配列された連想メモリを備
えた“オン・ザ・フライ”プリンタが開示されている。

発明の背景 本発明は自動的なデイジタル・コンピュータ・システム
と共に使用するための”オン・ザ・フライ“高速プリン
タに関し、特にか＼るプリンタのプリント・サイクル・
タイムを短縮するための改良された手段に関する。

米国特許第３，２ ８ ２，２ ０ ５号に記されてい
るオシレート・バー・プリンタ或いは米国特許第３，３
０ ３，７ ７ ６号及び第３，２ ８ ９，５ ７
６号に記されている移動バンド・プリンタは、本発明
が関係する種々の”オン・ザ・フライ”プリンタの例で
ある。

技術的に現在周知の回転ドラム・プリンタも、本発明が
関係する他の種類の６オン・ザ・フライ″プリンタの実
例である。

一般に”オン・ザ・フライ″プリンタは、２つの基本的
装置から成っている。

即ち、電子機械プリント機構及びそのための電子制御部
分から構成されている。

該プリント機構は、定速移動するタイプ・キャリャ、複
数のプリント・ハンマ、更にハンマ及びタイプ・キャリ
ャ間でプリント記録媒体を誘導し、供給するための手段
を含んでいる。

該タイプ・キャリャはチェーン、バンド、バー、或いは
ドラムであってもよく、その上に複数の異なったタイプ
・キャラクタから成る少なくとも１つの完全なキャラク
タ組を作るよう設置されている。

キャラクタ絹はキャリャ上に配置され、それ故キャリャ
が移動されるとき、１つまたは複数の完全なキャラクタ
組が、プリント・サイクル中に各ハンマを順に通過する
ようになっている。

一般に、独立のプリント・ハンマはプリント列ごとに設
けられており、そして各ハンマは、ハンマト一列に並ん
だタイプ・キャラクタが特定のプリント列にプリントす
べきキャラクタに対応した時に付勢される。

電子制御部分は普通、プリントすべき１ラインのデータ
を記憶するためのライン・バツファ・メモリ、タイプ・
キャラクタがプリント位置に入るのを確認するためにタ
イプ・キャリャの移動と同期したコード発生器、及びプ
リント位置に入ってくるタイプ・キャラクタと、プリン
ト・ライン・バツファ・メモリに記憶されるデータ・キ
ャラクタとを比較するための比較回路を含む。

プリント列のプリント位置に入ってくるタイプ・キャラ
クタがプリント列でプリントするべきデータ・キャラク
タと対応するということを比較回路が指示した時はいつ
でも、対応プリント・ハンマが付勢され、かつキャラク
タがプリントされる。

すべての列がプリントされると、プリンタ電子部分が６
プリント終了”信号を発生する。

そしてこの信号はプリントされるべきデータの次のライ
ンをリクエストするためにデータ源にフイード・バック
されてもよい。

”プリント終了”信号を発生させる普通の方法は、カウ
ンタ等を使用することであり、比較回路によって発生さ
れた比較の一致数をカウントし、そしてこのカウントが
所定の値に達すると、６プリント終了”信号が発生され
る。

このオペレーシヨン・モードのもつ欠点は、次のことで
ある。

即ち、１ラインのデータに於いて、たとえプリント可能
なキャラクタに対するプリント不可能なキャラクタの割
合が変化しても、プリント速度或いはプリント・サイク
ル・タイムは固定したま＼に留まるということである。

特に、プリントライン・バツファ・メモリの中に記憶さ
れる／ラインのデータはしばしばタイプ・キャリャに含
まれるキャラクタ組中には含まれていないデータ・キャ
ラクタを有するかもしれない。

この場合、タイプ・キャリャ上にないキャラクタは勿論
プリント不可能であり、比較が合致するという結果は生
じない。

従ってプリンタの電子部分は、完全な１組の全ての種々
のタイプ・キャラクタが夫々のプリント・ハンマを順に
通過してしまった後にプリント終了信号を発生するため
の手段を含んでいる。

この動作は所定の最小周期を必要とする。

固定サイクルのプリント速度の制限を避けるため、先行
技術（米国特許第３，２ ８ ９，５ ７ ６号）は、
プリント・サイクル・制御メモリ・プレーンの使用を示
唆している。

該プリント・サイクル・制御メモリ・プレーンはプリン
ト・ライン・バッファ・メモリと並列になっており、プ
リント・ライン・バツファメモリに同期してアドレス制
御される。

最初にプリント・サイクル制御メモリ・プレーンの夫々
のメモリ位置は、ゼロ状態にセットされる。

データがプリント・ライン・バツファ・メモリの中へ読
込まれる間、プリント可能キャラクタを記憶するプリン
トライン・バツファ・メモリの位置に対応するプリント
制御サイクル・メモリの各位置は、二進ｎ １ ｔｔに
セットされる。

プリント・ライン・バツファ・メモリの中にロードされ
た他のタイプのプリント不可能キャラクタ或いはブラン
クが識別され、プリント・サイクル制御メモリ内の対応
する位置を”１”状態にセットするのを妨げる。

この様にして読込みサイクルの終了時に、プリント・ラ
イン・バツファ・メモリに記憶された全てのプリ′ント
可能キャラクタは、対応するプリント・サイクル制御メ
モリ位置に記憶された″１”によって表わされる。

読出しの間にプリント・サイクル制御メモリのメモリ位
置は、比較回路からの夫々の一致信号比較に対してゼロ
状態にスイッチされる。

最終的にプリント・サイクル・制御メモリの全ての位置
がゼロに戻った時、全てのプリント可能キャラクタがプ
リントするために選択され、１ラインのデータのプリン
トが完了していることがわかる。

上述の先行技術の欠点は、夫々のプリント不可能キャラ
クタのため、プログラムによって或いは特別なハードウ
エアの布線デコード回路を設けて、特殊な「非プリント
」信号を発生しなければならないということである。

更に、プリント・サイクル制御メモリをクリアし、プリ
ント・サイクル制御メモリの適切なメモリ位置に”１′
゛状態をセットするための全プロセスは、ライン・バツ
ファに記憶されたデータの各ラインに対して繰り返さね
ばならない。

発明の要約 本発明は、オン・ザ・フライ高速プリンタのための電子
制御部分に属する。

該制御部分は、プリント・ライン・バツファ・メモリに
転送されるそれぞれのプリント不可能・キャラクタにつ
いて比較カウンタを自動的にステップさせるために使用
される連想メモリを含むということを除けば、構成とし
ては通常のものである。

本発明の連想メモリは、プリンタ・システムによって使
用される二進コードの可能な組合せと同数の記憶位置を
有する。

例えば、仮に８ビット二進コードが該システムで使用さ
れるとすれば、連想メモリは２５６の記憶位置を有する
。

最初に該プリンタを始動させる間、連想メモリの全ての
メモリ位置は第１の状態（０）にセットされる。

それからタイプ・キャリャ上に設けられたキャラクタ組
を表わすために使用されるコード糺合せは、メモリ・ア
ドレス信号として連想メモリへ順に供給される。

夫々異なったコード組合せは、連想メモリ内の異なった
位置をアドレス指定する。

このようにしてアドレス指定された位置は、第２の状態
（１）にセットされる。

このオペレーションの終りでは、タイラ゜・キャリャに
含まれた全キャラクタ組に対応する連想メモリのメモリ
位置は全て第２の状態にセットされ、他方キャラクタ組
へ対応性を持たない（プリント不可能）メモリ位置が、
全て第１の状態にセットされたま＼に留まる。

連想メモリが上記の如くセットされると、プリンタはプ
リント・モードに入る準備が整ったことになる。

このオペレーションの段階の間、プリントすべき１ライ
ンを形成する複数のデータ・バイトは、データ源からプ
リント・ライン・バツファに転送され、ここに記憶され
る。

これらのキャラクタが記憶される間に、これらキャラク
タは、また自動的に連想メモリをアドレス制御するため
にも、そしてアドレス位置の状態を読出すためにも使用
される。

第１の状態（プリント不可能）にある位置はステツピン
グ信号を発生し、この信号は、比較一致カウンタに送ら
れて、プリントライン・バツファに記憶されている夫々
のプリント不可能キャラクタに対してこのカウンタを１
回ステップする。

この様にして、プリントが開始する以前のデータ入力サ
イクルの終了時に、比較等価カウンタは、プリント・ラ
インに含まれている全てのプリント不可能キャラクタを
考慮している。

かくてプリントが実際に開始されると、６プリント終了
”信号を発生するためには、プリント可能キャラクタだ
けをカウントすればよい。

その結果すべてのプリント可能キャラクタをプリントす
るとすぐに、プリントを終了でき、かつ次のラインのデ
ータをリクエストできるので、プリント・サイクル・タ
イムは固定されない。

本発明の目的 従って、本発明の目的の１つは”オン・ザ・フライ″プ
リンタのプリント・サイクル・タイムの自動制御を提供
することである。

本発明の他の目的は、大型クラスの６オン・ザ・フライ
”プリンタのプリント・サイクル・タイムを自動的に制
御するための簡単な手段を提供することである。

本発明の実施例を以下図面によって説明する。

好適な実施例の説明 システム構成の概要 第１図に関して説明する。

この図に於いて、ブロック１０はコンピュータ・システ
ムの中央プロセッサを示す。

中央プロセッサ１０は普通のデザインのものであり、機
構中にはそれに適合する入力／出力チャンネルを含む。

入力／出力チャンネルに接続されるのは、データ・バス
２４及び１組の制御ケーブル２５である。

本実施例に於けるデータ・バスは、８本の芒列の信号ラ
インを含み、これらラインを介して８ビット・キャラク
タ・バイトの８個の二進ビットがメイン・プリンタ制御
回路１１に供給されるがこれもまた慣用のデザインであ
る。

該プリンタ制御回路１１は、典型的には中央プロセッサ
１０から与えられるデータの１バイトを記憶するための
データ出力レジスタと、データ・バス２４を介して中央
プロセッサによって与えられる命令信号を記憶するため
の制御レジスタとを含む。

プリンタ制御論理回路１１は、更に制御レジスタに接続
されたデコーダ回路網を含み、ここに蓄積された命令を
デコードし、そしてまたプリンタ残余の部分に適切な制
御信号を与える。

更にプリンタ匍脚論理回路１１に典型的に含まれている
回路は次の様なものである。

即ち、■プリントラインに含まれるデータ・バイトをカ
ウントするための、或いはシステムにおける所定のオペ
レーションをカウントし、制御するためのカウンタ、プ
リンタのオペレーションのタイミングを取るために使用
されるタイミング信号を提供するためのクロツク源、及
びプリンタによっても使用される種々の制御信号を発生
させるための多くの制御フリップ・フロツプである。

ブロック１２は、プリンタのためのプリント・ライン・
バツファ・メモリであり、普通の読出し／書込み制御及
びメモリ・アドレス回路を含む非破壊メモリであるとい
うことは明らかである。

該プリント・ライン・バツファ１２は、プリントすべき
データ・キャラクタのラインを記憶するために用いられ
る。

従って、プリンタによって使用されるプリント欄数と同
数のキャラクタ記憶位置を有する。

プリント・ライン・バツファの各位置は、図中２２とし
て示された８ライン・ケーブルを介して制御回路１１の
出力データ・レジスタから転送される１つの８ビット・
キャラクタ・バイトを記憶することが可能である。

ブロック１４は、普通のメモリ・アドレス及び読出し／
書込み制御回路を含む非破壊読出しメモリテアるコード
・バツファ・メモリを表わしている。

このバツファ・メモリの目的は、プリンタ機構２１のタ
イプ・キャリャ上にある各プリント可能キャラクタを表
わす二進コード化信号を記憶することである。

従ってコード・バツファ・メモリ１４は、少なくともタ
イプ・キャリャのキャラクタ組に於ける異なったタイプ
・キャラクタの数と同数の８ビット・キャラクタ・メモ
リ位置を有する。

実際そして特にバンド・プリンタにあっては完全なタイ
プ・キャラクタの１組は、プリンタのプリント速度を増
加させるためにバンド上に数回繰返して設けてもよい。

例えば４８キャラクタ組はバンド上で８回繰返されても
よい。

この場合には、コード・バツファは３８４もの位置、即
ちバンド上にセットされる夫々のキャラクタ組に対して
４８位置を持ったー糺を有し、４８位置の各組はタイプ
・キャリャに含まれるキャラクタ組を形或するキャラク
タに対するコードを記憶する。

コード・バツファ１４はプリント・ライン・バツファ１
２と同様に、データ・バス２２を介してプリンタ制御回
路１１の出力データ・レジスタへ接続されている。

プリント・バツファ・メモリ１２及びコード・バツファ
１４の出力に接続されているのは比較回路１６である。

この比較回路１６は、ケーブル１２ａを介してプリント
・ライン・バツファ１２の８ビット出力に接続された第
１の組である８人力端子、及びケーブル１４ａを介して
コード・バツファ１４の８ビット出力に接続された第２
の組である８人力端子を有する。

オペレーションの際、比較器はコード・バツファ１４の
出力に対してライン・バツファ１２のコード化出力を比
較し、これらのメモリから読出されたキャラクタ・コー
ドが同じであるときはいつでも、比較器１６はライン１
７上に出力信号を発生する。

更に第１図に示されているプリンタに含まれているもの
は、プリント機構２１それ自体である。

か＼る機構は、明らかにタイプ・キャラクタ・キャリャ
、１絹のプリント・ハンマ（普通は各プリント欄に対し
て１つ）、及びリボンとペーパ・バイドと給送機構を含
む。

そしてまたプリンタ・システムに含まれているものは比
較器１γの出力を受けそしてカウントするために接続さ
れた比較一致カウンタ１９である。

ますカウンタ１９は、プリント・サイクル中、プリント
欄の最大数に相当するカウントにセットされる。

それからカウンタ１９は、比較器１６が出力を発生する
度に、１づつ減少される。

デコーダ回路網２０は、カウンタ１９の出力に接続され
、カウンタがゼロに減少された時点を検出する。

この状態に達すると、デコーダ２０は、バス１５を介し
て制御回路１１へ”プリント終了″信号を送る。

システムの動作 前述の構造は普通のものであり、そのオペレーションは
次の如くである。

システムがスタートする間、中央プロセッサ１０は、デ
ータ・バス２４を介してプリンタ制御部１１へ８ビット
ロ一ド命令を出す。

この時、中央プロセッサは制御ライン２５の内の一つを
付勢して、プリンタ制御部１１に対して命令が転送され
つＳあることを表示する。

プリンタ制御部１１は、制御ライン２５上の信号を感知
し、ロード命令を制御レジスタにゲートする。

制御レジスタに付属したデコーダは、ロード命令ヲデコ
ードし、匍脚ライン２６を付属し、方この制御ラインは
、コード・バツファ１４を書込みモードにする。

その後プロセッサ１０は、バス２４、制御回路１１及び
バス２２を介してコード・バツファ・メモリ１４へ１組
のコード・キャラクタを送る。

コード・バツファ１４へ転送されたコード・キャラクタ
組は、プリンタ機構２１のタイプ・キャリャに設けられ
たタイプ・キャラクタ組に対応しており、そしてこの転
送は、一時に１キャラクタで直列に行われる。

夫々のキャラクタが転送される時、制御ライン２５の１
つが付勢されて、キャラクタが制御回路１１の出力デー
タ・レジスタにゲートされ、それからコード・バツファ
１４にゲートされる。

この期間中、コード・バツファ・メモリ１４のメモリ・
アドレス回路が作動されて、連続的に受け取られた、コ
ード・キャラクタをメモリ１４の連続アドレス位置に置
く。

ロードオペレーションが完了すると、プリンタ制御論理
部１１は制御ライン２５の内の一つを付勢して、中央プ
ロセッサ１０にロードプロセスが完了したこと、及び次
の命令を受ける用意ができていることを知らせる。

この場合次の命令はプリント命令であり、この命令はプ
リント制御回路１１の制御レジスタに記憶され且つプリ
ント命令ライン２７を付勢するためデコードされる。

プリント命令ライン２７を付勢すると、プリント・バツ
ファ１２は書込みモードになる。

その後プロセッサ１０は、バス２４を介して、また制御
回路１１内の出力データ・レジスタ及びバス２２を介し
て、プリント・ライン・バツファ１２ヘプリントすべき
データ・キャラクタの完全な１ラインを転送する。

この転送は、一時に１キャラクタで行われ、連続的に受
け取られたキャラクタがプリント・ライン・バツファ１
２の順次のメモリ位置に記憶される。

プリント・キャラクタの完全なｌラインがバツファ１２
に記憶された後（この事実は、プロセツサ１０に続くプ
リント制御回路１１内のライン・キャラクタ・カウンタ
によって典型的に表示できる）、制御回路１１は、制御
ライン２８にプリント信号を発生させる。

プリンタ機構２１によってライン２９に発生されたイン
デックス・パルスと共にライン２８に現われるプリント
制御信号は、プリント・ライン・バツファ１２及びコー
ド・バツファ・メモリ１４へ共給される。

ライン２９に現われるインデックス・パルスは、タイプ
・キャリャ上の新たなタイプ・キャラクタの群がプリン
ト位置に到来する度に発生される。

ライン２８に現われるプリント信号と共にライン２９に
現われるインデックス・パルスによって、メモリ１２及
び１４は読出しサイクルを一循し、そしてこの読出しサ
イクルにおいてこの時プリント位置にあるバンド上の各
タイプ・キャラクタに対するコードがコード・バツファ
１４から読出され、そしてこれらの位置にプリントすべ
きキャラクタがメモリ１２から読出される。

読出しサイクルは、インデックスパルスがライン２９に
現われる毎に繰返され、そして通常はキャラクタ絹の異
なった全てのタイプ・キャラクタが、各ブリケト・ハン
マを順に通過するまで継続する。

コード及びプリント・キャラクタが夫々メモリ１４及び
１２から読出されるとき、これらのコード及びキャラク
タはバス１４ａ及び１２ａを介して比較器１６に供給さ
れ、ここで比較される。

これらのキャラクタが一致するごとに、信号パルスがラ
イン１１に現われる。

このときライン２８に現われるプリント信号が、”ＡＮ
Ｄ”ゲート１８を開いて、プリンタ機構２１に含まれる
プリント・ハンマヘ比較信号を供給できるようにする。

プリンタ機構２１は、前述の部品に加えて、ゲート１８
の出力を適切なプリント欄アクチュエータへスイッチす
るプリント・アクチュエータ・マトリクスを含んでいる
。

同時にゲート１８の比較出力信号は、カウンタ１９に蓄
積されたカウントを減ずるため“ＯＲ”ゲート２３を介
して供給される。

プリント・サイクルの開始時に、ライン２Ｔに現われる
プリント信号に応答して、カウンタ１９は、プリント欄
の最大数を示すカウントに初期設定される。

カウンタがゼロに減じられた後、デコーダ２０がこのこ
とを検知し、そしてパス１５を介してプリンタ制御回路
１１へ信号を返送する。

制御回路１１は、バス１５の信号を感知し、そしてこれ
に応答して次のラインのデータを要求し、或いはその代
りにプリンタ・オペレーションを終了させる。

連想メモリの概要 前述の構造及びオペレーションは普通のものである。

本発明によって提供された新機構は、前述の構造に連想
メモリ１３を協同させたことである。

連想メモリは、プリンタに用いられた多重ビットコード
内で可能な二進コードと同数のメモリ位置を有している
。

例えば、８ビット・コードが仮定された場合、連想メモ
リは２５６メモリ位置を有し、各位置は１つの二進ビッ
トを記憶できる。

また連想メモリは一組のアドレス・ラインを含み、これ
らアドレス・ラインは、活動化されたとき、アドレス・
ラインに供給された二進コード化信号に従って２５６メ
モリ位置のいずれかをアクセスする。

これらのアドレス・ラインは、プリンタ制御回路１１の
データ出力レジスタの出力バス２２へ接続されている。

それ故出力データ・バス２２に現われる各キャラクタは
、連想メモリ内の対応する位置を自動的にアクセスする
。

連想メモリの動作（書込みモード） オペレーションに於いて、またライン２６に現われるロ
ード命令信号に応答して、後に説明する様にメモリ１３
内の回路は、まずメモリ１３内のメモリ位置の全てをゼ
ロにクリアする。

このクリア・オペレーションの後にメモリ１３は書込モ
ードに置かれる。

従って各コ・一ド・バイトが、コード・バツファ１４内
にロードされるとき、このコード・バイトは、バス２２
を介してメモリ１３もアドレス制御し、そしてアドレス
指定された位置に“１”を記憶する。

この様にしてロードオペレーションの終了時にコード・
バツファ１４が全ての入来コード・バイトを記憶したと
き、これらのコード・バイトに対応するメモリ１３内の
メモリ位置は、全て″″１″にセットされ、メモリ１３
内の残りのメモリ位置は、６ゼロ”状態にセットされた
ま＼である。

連想メモリの動作（読出しモード） このオペレーションに続いてプリンタはプリント・モー
ドに置かれ、そしてプリント制御信号は、前記のように
ライン２７に現われる。

プリンタがプリント・モードに置かれ、かつプリントバ
ッファ１２が１ラインのデータで満されつ＼あるとき、
ライン２７上のプリント信号は、連想メモリ１３を読出
しモードにする。

それからプリントすべきラインを構成するデータのバイ
トが受け取られ、そしてプリント・バツファ１２に記憶
されるとき、これらデータ・バイトは、バス２２を介し
て連想メモリ１３のアドレス・ラインにも供給される。

従ってそれぞれのデータ・バイトは、メモリ１３をアド
レス制御し、このメモリ位置からの読出しを行なう。

仮にアドレス指定された位置が“１″を記憶していたな
らば、連想メモリ１３からの信号出力は第１のレベルを
有する。

一方アドレスされた位置が”ゼロ”を記憶していたなら
ば、連想メモリは第２のレベルの読出し信号を発生する
。

メモリ１３の第２のレベル或いは”ゼロ”出力信号は、
ライン２３ａ及び“Ｏ Ｒ ”ゲート２３を介して、カ
ウンタ１９の減少入力端子に供給される。

この様にしてプリント・バツファ１２がロードされてい
る間、そしてプリント・オペレーションが行なわれない
うちに、二進ゼロを記憶しかつアドレス指定された位置
である全てのプリント不可能キャラクタは、カウンタ１
９を減少させるために使用される。

従ってプリント・バツファに１ラインのデータをロード
するサイクルの終了時に、カウンタ１９は、プリント・
バツファ１２に記憶されたプリント可能キャラクタの数
に等しいカウントにまで減少される。

それからプリントが進むにつれて、カウンタ１９は、ゲ
ート１８及び″″ＯＲ’”ゲート２３を介して引続き減
少され、バッファ１２に記憶されたプリント可能キャラ
クタの全てがプリントに利用できるようになるとすぐに
、ゼロに減少される。

前述のことから本発明の特徴が次の点にあることは明ら
かである。

すなわち各プリント・キャラクタをバツファ１４に記憶
する通常のロード命令により、連想メモリは、別のプロ
グラムの介在なしに同時にかつ自動的に、プリント可能
なものとフリント不可能なものを区別するようになって
いる。

そしてまたバツファ・メモリ１２の充填を行なうプリン
ト命令が実行されている間、全てのプリント不可能キャ
ラクタは自動的に処理される。

更にコード・バツファ１４をロードしかつ同時に連想メ
モリ１３をセットするロード命令は、プリンクがスター
トする間にのみ一回だけ実行されれば良く、そしてその
後連想メモリは、後続の各プリント・データのラインに
ついてプリント可能文字とプリント不可能文字とを自動
的に区別することは明らかである。

更にシステムによって使用されるコードを変えたい場合
には、新しいロード命令によって、それ以上の介在なし
に連想メモリは、新しいコードを認識するように自動的
にセットされる。

連想メモリの構成 連想メモリを詳細に説明する前に、これから参照する簡
略化した第２図に関連して、このメモリおよび読出し中
の組成について説明する。

こへに説明されている如くメモリは、４つの集積回路チ
ツプ３０，３１，３２及び３３から構成されており、こ
れら各々はＩｎｔｅｒｓｉ １等によって作られた市販
品である。

例えば、Ｃａｒｉｆｏｒｎｉａ，Ｃｕｐｅｒｔｉｎｏの
Ｉｎｔｅｒｓｉ ｌ Ｃｏｒｐｏｒａｔｉｏｎによって
作られた＃ＩＭ５ ５ ０ １の称する集積回路チップ
は、本発明にとって適切なものである。

夫々のチップは、１６の４ビットワードを記憶する性能
を持っており、従ってかＳる４つのチップは２５６ビッ
ト、即ち８ビット信号バイトで指定できる２５６箇のコ
ード糺合せの各々に対して１ビットを記憶するために使
用できる。

各チップは、組込みデコーディング回路を備えた４ビッ
ト・アドレス部分を有し、これらデコーディング回路は
、４ビット・アドレス入力の付勢の際、読出し或いは書
込みのための１６箇の４ビット・ワードのうち１つを選
択するよう配列されている。

チツプ３０の４ビット・アドレス端子は、３Ｑａ，３０
ｂｔ３０Ｃ及び３０ｄで示され、そして他のチツプ３１
，３２及び３３は、同様のアドレス入力端子を有してい
ることは明らかである。

また各チップは、更にチツプ３０に対して３０ｅ，３０
ｆ，３０ｇ及び３０ｈ１チツプ３１に対して３１ｅ乃至
３１ｈ１等々で示された４ビット出力部分を含む。

これらの出力端子は、読出しの際選択されたワードの４
ビット（ＭＳＢ乃至ＬＳＢ）一が、選択されたチップの
夫々のｅ乃至ｈ端子に同時に現われる様に配列されてい
る。

この図には示されていないが、チップの全ては、書込み
オペレーションの間チップに入力信号を供給する４ビッ
ト・データ入力部と、第１の電位レベルに保持されると
きにチップから非破壊読出しを許し、第２の電位レベル
に保持されるときに書込みを許す書込み可能化端子とを
有する。

チップの書込み可能化端子は、書込みオペレーションの
間を除いて、通常はすべて読出し電位レベル保持されて
いる。

最後に各チップは、チップの入力、出力及びアドレス回
路を活動状態にするよう付勢すべきチップ選択端子３５
乃至３８を有している。

メモリのアドレス情報は、制御回路１１内の出カデータ
・レジスタに接続された８ライン・バス２２に現われる
。

このバスには、ロード命令中は、コード・キャラクタが
供給さ札プリント命令中は、プリント・データ・キャラ
クタが供給される。

どちらの場合にも連想メモリに関する限り、コード化キ
ャラクタは次のフォーマットを有するものとする。

ビット位置８７６５４３２１ フォーマットＣＣＷＷＷＷＢＢ このフォーマットに於いて、最下位の２つのビットＢＢ
は、ワードの４ビットのうちｌつを選択するために使用
され、４つの中位のビット３乃至６（ＷＷＷＷ）は、１
つのチップの１６ワードのうち１つを選択し、そして最
上位の２つのビット７及び８（ＣＣ．）は、４つのチッ
プのうち１つを選択するために使用される。

例えば２つのＣＣビットが、Ｏ−Ｏのとき、番号７及び
８のビット・ラインに接続されたチップ選択ゲート３９
は、チップ３０のチップ選択端子３５を付勢するように
応答することが第２図から明らかである。

従ってチツプ３０は、ゲート３９が活動状態であるとき
に選択され、読出し或いは書込みを行う。

ゲート３９及び他のゲートのベースに於ける小円は、ゲ
ートの当該の入力の信号反転動作を示している。

この様にして番号８及び７のビットが夫々０−１である
とき、チップ選択ゲート４０は、チツプ３１を選択する
ため、選択端子３６を付勢するように応答する。

最後に第２図に示された接続から明らかなように、番号
８及び７のビットが夫々１−０状態及び１−１状態であ
れば、夫々チツプ３２及び３３を選択する。

この様にして４つのゲート３９乃至４２は、全体として
チップ選択用のデコーデイング回路網を形成する。

チツプ３０乃至３３の出力部分の説明に戻ると、各チッ
プの当該の出力ビット・ラインは、４つの” Ｏ Ｒ
”ゲートの夫々のゲートを介して互いにバツファリング
接続されている。

それぞれ第１（ＭＳＢ）及び第４（ＬＳＢ）の′″ＯＲ
ゲートだけが４３及び４４で示されている。

これら４つの″’ＯＲ”ゲートの各出力は、夫々の′″
ＡＮＤ”ゲートの１つの入力として使われる。

第１及び第４の“ＡＮＤ”ゲートだけが４５及び４６で
示されている。

一方４つの”ＡＮＤ”ゲートの各々に対する第２の入力
は、第１及び第４のゲートのみが図に４８及び４９で示
されている４つの″″ＡＮＤ”ゲート・マトリクスから
成るデコーダの４つの出力から供給される。

これら”ＡＮＤ”ゲートは、バス２２の第１及び第２の
ビット・ラインに接ｆｆｌされており、４８及び４９に
よって表わされた４つのゲートの夫々は、バス２２のラ
イン１及び２上の異なった信号入力組合せによって開か
れるようになっている。

例えばライン１及び２上の入力信号の組合せが共に゛ゼ
ロ”のとき、ゲート４９が開かれ、他方においてゲート
４６を作動させる。

同様にゲート４８への入力信号の組合せが１−１のとき
、ゲ゛一ト４８が開かれ、他方においてゲート４５を作
動させる。

図示されてはいないが、バス２２のライン１及び２に結
合されているデコーディング・マトリクスの他の２つの
ゲートは、ゲート４５と４６との間の２つの中間の出力
ゲート（図示せず）を開くために、１−０及びＯ−１信
号組合せに応答して作動する。

最後にゲート４５及び４６で表わされた出力ゲート全て
の４つからの出力は、メモリに対する共通の出力ライン
５０を形成するため′″ＯＲ’“ゲート４７によって互
いにバツファリング接続されている。

以上のことから明らかなように、読出しの間にバス２２
に現われたｏｏｏｏｏｏｏｏから００１１１１１１に亘
る入来コード化信号バイトは、チツプ３０内の６４ビッ
ト位置のうち１つをアドレス指定する。

０１００００００と０１１１１１１１の間の範囲の入来
コード化信号バイトは、チップ３１内の６４ビット位置
のうちｌっをアドレス指定する。

１０００００００から１０１１１１１１までの入来コー
ド化信号バイトはチップ３２内の６４ビット位置のうち
１つをアドレス指定するそして最後に１１００００００
から１１１１１１１１までの入来コード化信号バイトは
、チツプ３３内の６４ビット位置のうち１つをアドレス
指定する。

例えば入来コード化信号バイトを以下の如く仮定する。

１０１１１１１１ ＣＣＷＷＷＷＢＢ このバイトにおいてＣＣビットはゲート３９乃至４２に
よってデコードされ、蓄積位置１２８乃至１９１を含む
処のチップ３２を選択することがわかる。

ｗｗｗｗビットは、チップ３２内部でデコードされ、チ
ツプ３２内の第１６番目の４ビット・ワードを選択し、
そしてＢＢディジットは、４８及び４９で示された４つ
のゲートによってデコードされ、ゲート４５を選択し、
即ちチップ３２内の第１６番目のワードのＭＳＢビット
位置を選択する。

連想メモリの動作の詳細な説明 読出し及び書込み中における連想メモリ１３のオペレー
ションのより詳細な説明のため、第３，４及び５図につ
いて説明する。

然し乍らか＼る説明を進める前に、プリンタのオペレー
ションをタイミング制御するため、例えば制御回路１１
に於いて使用可能な代表的なタイミング・パルス発生器
を示す第６及び６ａ図について言及する。

図示の如くタイミング・パルス発生器は再循環型でり、
そして入力端子５３を有する遅延線５１と整形増幅器５
２を有する帰還路５４を含んでいる。

オペレーションの際入力端子５３に加えられた短い幅の
単一パルスは、遅延線５１を伝搬して出力端子に達し、
ここで再整形増幅器５２と帰還路５４を介して入力端子
に戻される。

この相互接続で、単一パルスは遅延線５１を介して継続
的に再循環する。

一方遅延線は、ＴＰ−１乃至ＴＰ−５として図示した等
間隔の一連のタップ・ポイントを有し、再循環パルスは
、遅延線５１を通って伝わる間に、夫々のタップ・ポイ
ントに逐次現われる。

この様にしてこの動作は、第６ａ図に示される如く、各
タップ・ポイントＴＰ−１からＴＰ−５までの各々で、
回帰性の一連のパルスを発生する。

第６ａ図に示される如くパルスは、各再循環サイクル中
に各タップ・ポイントに現われ、順次に並んだタップ・
ポイントに現われるパルスは、互相に所定のように遅延
されている。

典型的な実施例に於いて発生されたパルスは、例えば幅
を１５０ナノ秒に、そしてＴＰ−１からＴＰ−２，ＴＰ
−２からＴＰ−３等の連続したタップ・ポイント・パル
ス間の遅延時間を２００ナノ秒にセットしてもよい。

第３，４及び５図について言及する。

これらの図に関して、ここに示された図は、第２図の集
積回路チツプ３０の１つだけを示すことによって簡略化
されているということに注意する。

然し乍ら残りの３つの集積回路チツプ３１乃至３３をこ
の構造に組込む態様は明白である。

以下の記述に於いて連想メモリのオペレーションを２つ
の段階について説明する。

第１の段階は、ロード命令中に起きる書込みオペレーシ
ョンをカバーし、そして第２の段階は、プリント命令中
に起きるメモリの読出しオペレーションをカバーする。

以上の点から書込みオペレーション（ロード命令）に於
ける第１のステップは、メモリの全ての位置をクリアし
、二進ゼロにすることであるということが想起されるで
あろう。

クリア・フリップ・フロツプ５６（第４図）は、この目
的のために付加されている。

ロード・フリップ・フロップ５７及びデータ・リクエス
ト・フリップ・フロップ５８とともにクリア・フリップ
・フロップ５６は、メモリ１３のための基本的な制御を
含む。

最初にこれらのフリツプ・フロツプの全てがクリアされ
た状態であり、従って夫々の出力ラインが不活動状態で
あると仮定する。

ロードフリップ・フロツプ５７の出力端子６０は、クリ
ア・フリップ・フロツプのセット制御ゲート５９に接続
されている。

ロード・フリップ・フロップは、クリアされた状態で且
つ出力ライン６０が不活動状態であるとき、ゲ゛一１５
９のベースに小さなインバータ円によって示されている
如く、クリア・フリップ・フロツプ５６のセット入力ゲ
ート５９の状態の一部を決定する。

ゲート５９の第２の入カ端子は、制御回路１１の制御ラ
イン２６から与えられ、そしてロード命令が与えられる
と、このラインは付勢される。

この様にしてロードオペレーションの間、ライン２６が
付勢され、そしてゲート５９は、クリア・フリツプ・フ
ロップ５６のセット入力端子へＴＰ−１タイミング・パ
ルスをゲートするよう開かれる。

クリア・フリップ・フロップ５６がセットされると、フ
リップ・フロップ５６のクリア出力端子Ａは付勢される
。

端子Ａに於けるクリア・フリツプ・フロップの出力は、
４つの”ＯＲ”ゲートを介して４つのチップ３０−３３
全てのチ選択端子３５乃至３８へ並列に供給される（第
５図）。

４つの“Ｏ Ｒ ”ゲートのうち第１番目３９ａ及び最
後４２ａのものだけが第５図に示されている。

これらの” Ｏ Ｒ ”ゲート３９ａ乃至４２ａの夫々
の出力は、全ての４つのチップの夫々の選択端子３５乃
至３８へ供給されて、それによって全てのチップを付勢
する。

フリツプ・フロップ５６のクリア出カ、即ち端子Ａは、
この時メモリ・チップ３０−３３の各々へのデータ入力
をゼロにするため、ライン６２を介して使用される。

各チップ（ ３ ０−３ ３ ）は、１組の４つのフリ
ップ・フロップから戒る自分の組のデータ入力端子を有
する。

チップ３ｏに対する第１番目と最後のデータ人力ＦＦの
みが６７及び６８で第５図に示されている。

フリップ・フロツプ６７はＭＳＢ入力端子であり、一方
フリップ・フロツプ６８はＬＳＢフリップ・フロップを
表わしている。

示されている如く各チップに対するデータ入力フリップ
・フロップは、ライン６２に生じるクリア信号によって
ゼロまたはクリア状態にセットされ、その際このクリア
信号は、チップ３０に対して６５と６６で第１と最後の
ものだけを示した１組の”ＯＲ”ゲートを介して、それ
ぞれのデータ入カフリップフロップのクリア入カ端子に
供給される。

この様にしてクリア信号がライン６２へ供給され、それ
から６５及び６６で表わされた夫々の″ＯＲ”ゲートに
与えられたとき、このクリア信号は、各チップに対する
全ての４つのデータ入力フリップ・フロップをゼ゛口に
する。

この状態に於いて全てのチップの各データ入力ラインは
、不活動或いは゛ゼロ″状態である。

チップ３０のＭＳＢ及びＬＳＢ位置のデータ人カライン
は６７ａ及び６８ａで示されている。

クリア信号がライン６２に最初に現われると、この信号
は単一パルサ回路６３を付勢し、このパルサ回路は出力
ライン６４に瞬時パルスを送出して、４段１６進カウン
タ５５のクリア端子（ＣＬ）に与え、このカウンタを０
状態にクリアする。

カウンタ５５は、″’ＣＬ”と付されたクリア端子、″
″ＬＤ”と付されたロード端子、”Ｃ Ｔ ”と付され
たカウンタ端子及び”ＤＡＴＡ”と付された１組の４つ
のデータ入力端子を有する標準的な集積回路チップであ
る。

Ｔｅｘａｓ，ＤａｌｌａｓのＴｅｘａｓＩｎｓｔｒｕｍ
ｅｎｔｓ Ｉｎｃ．によって販売され、そして１９７
３年に公刊されたカタログＣＣ４１１に記述されたＳＮ
４１９３と称する回路は、かＳるカウンタ回路の代表的
なものである。

オペレーションに於でパルスが導線６４を介してクリア
端子ＣＬへ供給されると、カウンタはＯにクリアされ、
一方ロード端子ＬＤに作用する付勢されたクリア・ライ
ン６２がカウンタのデータ入力回路を不活動に、一方カ
ウント端子ＣＴを活動的にする。

この時、タイミング・パルスＴＰ＝２，ＴＰ−４、及び
ＴＰ−５は、″″Ｏ Ｒ ”ゲート６９を介してカウン
ト端子ＣＴに供給され、１６状態を通してカウンタを順
序動作させる。

このようにして４段カウンタの出力は、４つのチツプ３
０−３３のアドレス・ラインに対し並列に供給され、カ
ウンタが１６状態を通して循環されるとき、関連するチ
ップの１６ワードの夫々が順にアドレス指定されるよう
にする。

チップ３０のアドレス・ラインは、３０ａ乃至３０ｄで
第５図に示されている。

それぞれのチップ内の１６ワードのアドレス制御と同時
に、各チツプ３０，３１，３２及び３３の智印′゛と付
された書込み可能端子は、”ＡＮＤ”ゲート７１の出力
を受ける”Ｏ Ｒ ”ゲートの出力で付勢される。

“ＡＮＤ”ゲートは、２つの入力として、端子Ａで示さ
れたクリア・フリップ・フロップ５６のクリア出力と、
ＴＰ−１，ＴＰ−３、及びＴＰ−５タイミング・パルス
信号を受ける゛’ＯＲ”ゲートγ２からの他の出力とを
受取る。

この様にしてカウンタ５５が順に各チップ内の１６ワー
ドをアドレス指定する１６状態を通して循環するとき、
書込み可能端子”ＷＥ”に供給されるタイミング・パル
スＴＰ−１，ＴＰ−３及びＴＰ−５は、１６ワードの夫
々の４ビット位置の各々に二進ゼロを書込む。

カウンタが第１６番目のカウントに到達したとき（１１
１１）、カウンタ５５の出力は、”ＡＮＤ”ゲート７３
においてデコードされ、端子Ｆに出力信号を発生させる
。

端子Ｆにおけるデコーダ・ゲート７３の出力は、１つの
入力として″’ＡＮＤ”ゲート６１（第４図）に供給さ
れ、それによりタイミングパルスＴＰ−２がゲート６１
とゲート７５を通るようにゲート制御し、その際ゲート
７５は、”ＯＲ”ゲート２６ａを介して加えられたロー
ド命令信号によって開いたままになっており、かつタイ
ミングパルスＴＰ−２が、ロードフリップフロツプ５１
のセット入力端子に達するようにする。

フリツプ・フロップ５７をセソトすると、クリアフリッ
プフロップ５６のクリア入力端子に信号が供給され、そ
れによりクリアフリツプフロツプはリセットされ、端子
Ａとライン６２のクリア信号を消去する。

ライン６２からクリア信号を消去することにより、カウ
ンタ５５のロード端子ＬＤが付勢され、他方においてそ
れによりＣＴ端子が不活動になり、カウンタ５５のそれ
以上のカウントが停止し、かつ同時にカウンタ５５の４
ビット・データ入力端子が有効になる。

この時カウンタ５５は、単一利得増幅器として作用し、
その際バス２２のビット・ライン３ないし６からデータ
入力端子に現われる二進信号が増幅され、かつ４つのチ
ップ３０乃至３３の各々ヘアドレス入力として並列に現
われる。

ロードフリップ・フロツプ５７がゲート６１及び１５を
介してセットされた時、活動化された出力６０は、デー
タ・リクエスト・フリツプ・フロップ５８のセット入力
ゲートγ６を開く。

ゲート１６は、データ・リクエスト・フリツプ・フロッ
プ５８のセット入力端子にＴＰ−６タイミング・パルス
をゲートする。

フリツプ・フロツプ５８がセットされた時、出力ライン
１８と端子Ｂとは活動的になる。

このときデータ・リクエスト・フリップ・フロップ５８
の活動的な出力７８は、第１図に示されている様にプリ
ンタ制御回路１１に供給される。

プリンタ制御回路は、制御信号１８の活動化に応答して
、中央プロセッサ１０ヘデータ・リクエストを送出する
。

他方において中央プロセッサは、バッファ・メモリ１４
に記憶すべきコード化キャラクタを構成する第１の信号
バイトを返送する。

中央プロセッサ１０が、プリンタ制御回路１１の出力デ
ータ・レジスタへコード化信号バイトを返送し、従って
出力データ・バス２２へ返送するので、制御回路１１は
、ライン７９の活動化によってデータ・バイトの受け入
れに応答する。

このようにしてライン７９に生じた制御信号は、データ
・リクエスト・フリツプ・フロップ（第４図）のクリア
入カゲー｝７９ａに供給され、他方においてＴＰＩタイ
ミングパルスをゲート制御してデータ・リクエスト・フ
リツプフロツプ５８のクリア入力端子に供給し、このフ
リップ・フロップをクリアし、かつ出力７８の活動化状
態を消去する。

リクエストされたデータがバス２２に現われると、８つ
すべてのビットが、連想メモリの対応する位置をアドレ
ス指定するために使われる。

ビット７及び８は、第５図の３９と４２で示された４つ
のゲートによってデコードされ、専用のチップ選択端子
３５乃至３８を活動化する。

受け取られたコード化信号バイトのビット３乃至６は、
カウンタ５５のデータ端子を介して４つのチップのアド
レス端子に供給され、４つのチップ内のワード選択を行
う。

ビット１及び２は、第５図に４８と４９で示された４つ
のゲートによりデコードされ、選択されたチップ内で選
択されたワードのビット選択を行う。

これに関してゲート４８及び４９で表わされた４つのゲ
ートの各出力は、夫々の″″Ｏ Ｒ ”ゲート４８ａ及
び４９ａを介して４８ｂ及び４９ｂで示された夫々の″
ＡＮＤ”ゲートの夫々一方の入力に供給され、６７及び
６８で表わされたデータ入力フリップ・フロップのセッ
ト入力端子に供給される。

バス２２で受け取られたデータ・バイトの１及び２ビッ
トは、４つのゲート４８ｂ−４９ｂの１つを開くために
、ゲート４８−４９によってデコードされ、そしてそれ
により４つのフリップ・フロツプ６ ７−６ ８の１つ
のセット入力端子へＴＰ−４タイミング・パルスをゲー
トする。

書込み可能回路内のゲート８２はこの時活動的であり、
ゲート７１は不活動的である。

それ故にゲート８２は、バツファ７０を介して、書込み
可能ライン７０ａｌＣＴＰ−５パルスをゲートし、フリ
ツプ・フロツプ６ ７−６ ８によって選択されたビッ
ト位置を二進１を書込む。

それから選択されたチップ内の選択されたワードの選択
されたビット位置に於ける二進１の記憶に続＜ＴＰ−６
に於で、データ・リクエスト・フリツプ・フロツプ５８
は、ゲート７６を通過したＴＰ−５によって再びセット
され、次のデータリクエストを行う。

それからＴＰ−１における次のバイトの受け取りに次い
で、データ・フリツプ・フロツプ５８は、ゲート７９ａ
によってクリアされる。

フリツプ・フロツプ５８をクリアすることによってゲー
ト８２が動作し、”ＯＲ′′ゲート７０を介してゲート
８２が次のＴＰ−５を通し、書込み可能回路を活動化し
、従って選択されたワード及びチップの次にアドレス指
定されたビット位置に二進１を記憶させる。

この動作は、プリンタ制御部１１がコード・バイトの全
てをプロセッサから受け取ったということを検知する（
カウンタによる如く）まで継続する。

このときプリンタ匍脚部１１は、ロードフリップ・フロ
ツプ５７をクリアするためにライン８０上に信号を発生
させ、従ってブロック・ゲート７６はロードオペレーシ
ョンを終了させる。

メモリ・チツプ３０−３３の特性は、書込みが破壊的で
あるということである。

それ故に書込み可能（ＷＥ）回路のを付勢した際、選択
されたチップ内の選択されたワードの全４ビットは、４
つの関連した入カフリツプ・フロツプに存在する二進状
態を記憶する。

この様にして選択されたワードの選択されない３ビット
の破壊を妨げるため、チップの各ビット位置からの出力
ビットは、チツプ３０に対するライン９０−９１として
示された対応するラインおよびバツファ４８ａ乃至４９
ａを介して、セット入カゲート４８ｂ乃至４９ｂヘフイ
ード・バックされる。

それからオペレーションに於いてＴＰ−３で、入カフリ
ツプ・フロツプ６７−６８の各々は、リセット人力″Ｏ
Ｒ”ゲート６５−６６へ供給されたＴＰ−３によってゼ
ロにクリアされる。

ＴＰ−４においてセット入カゲ−ト４８ｂ−４９ｂの各
々は、ライン９０乃至９１を介してフイード・バックさ
れるので、メモリの対応するビット位置に前もって記憶
された状態へ選択されない各フリツプ・フロツプ６７及
び６８をセットするためストローブされる。

そして一方選択されたビット位置は、デコード・ゲート
４８−４９を介して一進１ヘセットされる。

それからＴＰ−５において書込み可能回路（ＷＥ ）は
、ゲート８２を介して有効にされ、選択されたチップの
選択されたワードへ４つのフリツプ・フロツプの全ての
状態を戻し記憶する。

メモリ１３がクリアされ、それから上述された如くロー
ド命令によってセットされた後、中央プロセッサ１０は
、プリント命令を送出する。

プリント命令は、制御回路１１によって受け取られたと
き、制御ライン２１及び８０の活動化をひき起こす。

これら２つのラインの活動化によって、ゲート９２を介
してロードフリップ・フロツプ５７がセットされる。

ロードフリツプ・フロツプ５７をセットすれば、ゲート
７６を介してデータ・リクエスト・フリツプ・フロツプ
５８のセットが行われる。

このフリツプ・フロツプは、ＴＰ−５においてゲート７
６を介してセットされ、それからＴＰ−１で’７’−ト
７ ９ ａを介してリセットされる。

データ・リクエスト・フリツプ・フロツプがセットされ
る度に、データのバイトは、中央プロセッサ１０から制
御回路１１へ転送される。

然し乍らこのとき転送されるバイトは、プリントすべき
データのラインを形成しているものである。

最後にか５るバイトの予じめ定められた数が転送された
後、制御回路１１は、ライン８０を不動作にし、ロード
フリップ・フロツプ５７をクリアし、かつそれ以上のデ
ータ・リクエストを停止する。

プリント・データの各バイトが受け取られ、そしてバス
２２を介して連想メモリ１３のアドレス回路へ供給され
た時、これら各バイトは、第１図に関して前述されたよ
うにアドレス位置に記憶されたビットを読出す。

特にビット７及び８は、読出しのためのチップを選択し
、ビット３乃至６は、チップ内のワードを選択し、そし
てビット１及び２は、読出されるワードのビット位置を
選択する。

選択されたワードのビット位置を選択するため、ビット
１及び２は、４８及び４９で表わされた４つのゲートに
よってデコードされ、端子Ｒ乃至Ｕ（第５図）の１つを
付勢し、それにより４５及び４６（第３図）で表わされ
た４つの出力ゲートの１つを開く。

これら４つのゲ゛一トの出力は、″’ＯＲ”ケ− ト４
７に供給される。

従って各ビットが読出されたとき、これらビットは”Ｏ
Ｒ″ゲート４７を通過する。

読出された二進ゼロは、この”ＯＲ”ゲートの出力側に
小円によって示されている様に、” Ｏ Ｒ ’ゲート
４８の出力側でインバートされ、“ＡＮＤ”ゲート４７
ａへ提供される。

このゲートには、プリント・データ・バイトが転送され
ている間に共に活動的な制御ライン２Ｔ及び８０からの
制御信号も加わっている。

またこのゲートには、データ・リクエスト・フリツプ・
フロップ５８の出力ライン７８も供給される。

このラインは、データ・バイトの受け取りに続＜ＴＰ−
１において不活動的になり、そしてＴＰ−５まで不活動
的にとどまる。

この様にしてこの期間中にメモリから読出された二進ゼ
ロは、ゲート４７ａを介してライン２３ａにゲートされ
、ここにおいて比較一致カウンタ１９（第１図）のため
の減少パルスとして生じる。

プリンタのオペ１／−ションに於いて、例えばタイプ・
キャリャが小文字盤しか持たないのに、プリンタによっ
て利用されたコードが大文字のプリントを要求すること
がしばしば起こるであろう。

或いはこれとは逆の場合も起こるであろう。

あるコードに於いて大文字盤と小文字盤との区別は、第
７番目と第８番目のビットの異った組合せによって表わ
される。

大文字或いは小文字に対する残りの６ビットは、同一の
コード組合せによって表わされる。

この場合プログラは”フォールド（ｆｏｌｄ）”命令を
出すことによって第７番目及び第８番目のビット位置の
ために使用されたビット組合せにか５わりなく利用でき
るプリント・キャラクタ（犬文字盤或いは小文字盤）を
プリンタにプリントさせるために選定することができる
。

この場合フォールド命令は、”ロード”命令に追従し、
“プリント“命令に先行する。

”フォールド″命令がプリンタの制御回路１１によって
受け取られたとき、制御回路１１からライン８１が活動
化され、他方においてゲート９３（第５図）を可能化す
る。

それからプリント命令が受け取られたとき、ライン２７
が活動化し、４つの”ＯＲ”ゲート３９ａ乃至４２ａを
介して全てのチップ選択端子３５乃至３８にチップ選択
信号を供給する。

それから読出しの際４つ全てのチップの当該のビット位
置が読出され、モして゛′１″を記憶している４つの位
置のいずれか１つは．プリント可能位置を含むものとし
て認識される。

反対に仮に読出される４つの位置の全てがゼロを記憶し
ていたとすると、この状態は、プリント不可能として認
識され、そしてまたカウンタ１９が減少される。

前記説明から明らかなように、単一の普通のロード命令
が、自動的に且つ同時にコード・バツファにロードし、
そして連想メモリをセットするようにオペレートする。

それ故にプリント命令の発生の際、プリント可能及びプ
リント不可能キャラクタは、プリント・バツファに記憶
されたとき、すでに自動的に処理されている。

本発明は、以下の如く実施される。

（１）予め定められた数の種々のタイプのキャラクタを
支持している移動タイプ部材と、前記タイプ部材上の各
文字を表わす多重ビット二進コード化表示を蓄積するた
めのコード・バッファ蓄積装置と、プリントされるべき
キャラクタの多重ビット二進コード化表示を記憶するた
めのプリントライン・バツファ・メモリと、を有する高
速度プリンタ・システムに於で、 一組のアドレス指定入力ターミナル、および前記システ
ムによってプリントされるべき異なるキャラクタの数と
少なくとも同数の１ビット記憶位置を有する連想メモリ
と、 第一の二進ビットを記憶するために、前記連想メモリ内
の各記憶位置を初期設定する手段と、前記コード・バツ
ファに前記タイプ部材上のキャラクタを表わす一組のコ
ード化信号表示を蓄積する手段と、 前記の一組を含むコード化信号表示を前記連想メモリの
アドレス指定ターミナルに与えて、前記コード化信号表
示によりアドレス指定された前記連想メモリに於ける各
記憶位置に第二の二進ビットを記憶させる手段と、 前記プリント・ライン・バツファ・メモリに一組のデー
タ・キャラクタを蓄積する手段と、前記一組のデータ・
キャラクタを前記連想メモリのアドレス指定入力ターミ
ナルに同時に与えて上記データ・キャラクタによってア
ドレス指定されている蓄積位置に蓄積された二進ビット
を前記連想バツファから読出させる手段と、前記連想メ
モリから読出された第一のビットの数を計数するための
計数手段と、 を具備する短縮されたプリント・サイクルを有するオン
・ザ・フライ・プリンタ。

（２）連想メモリが、該システムによって利用される多
重ビットニ進コードにおける可能なコード組合せと同数
の記憶位置を有することを特徴とする前記１記載のシス
テム。

（３）同じ連想メモリ位置を異ったプリント・キャラク
タ・コードでアドレス指定できる手段が設けられている
ことを特徴とする前記１記載のシステム。

（４）アドレス指定手段が、選択的に有効にされてもよ
いことを特徴とする前記５に記載のシステム。

（５）１つのプリント・キャラクタ・コードが、連想メ
モリの中の複数の位置をアドレス指定できる手段が設け
られていることを特徴とする前記１記載のシステム。

（６）アドレス指定手段が、選択的に有効にされてもよ
いことを特徴とする前記７記載のシステム。

（７）連想メモリが複数の類似のメモリ部分から作られ
、前記各部分が，前記各部分に対応する位置を選択する
ためコード化アドレス信号の第１の部分に応答する第ｌ
のデコーダと、該部分の１つを選択するためアドレス信
号の第２の部分に応答する第２のデコーダ手段を含むこ
とを特徴とする前記１記載のシステム。

（８）第２のデコーダ手段をパイ・パスする手段が設け
られていることを特徴とする前記９記載のシステム。

（９）パイ・パス手段が、選択的に有効にされてもよい
ことを特徴とする前記８記載のシステム。

【図面の簡単な説明】

第１図は、非常に簡略化された本発明を示す典型的な”
オン・ザ・フライ″プリンタ・システムのブロック図で
ある。 第２図は、読出し中、連想メモリのためのアドレス機構
を示す簡略図である。 第３図、第４図及び第５図は、一体として連想メモリの
ためのアドレス及び制御を若干詳細に示している。 第６図は、本発明によって使用可能なタイミング、パル
ス発生器のブロック図である。 更に第６ａ図は、第６図のオペレーションを説明するの
に有用な一組のタイミング図である。 符号説明、１０・・・・・・中央プロセッサ、１１・・
−・・・プリンタ制御回路、１２・・・・・・プリント
・ライン・バツファ・メモリ、１３・・・・・・連想メ
モリ、１４・・・・・・コード・バツファ・メモリ、１
６・・・・・・比較器回路、１９・・・・・・比較一致
カウンタ、２０・・・・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ 予め定めらた数の種々のタイプのキャラクタを支持
   している移動タイプ部材と、前記タイプ部材上の各文字
   を表わす多重ビットニ進コード化表示を蓄積するための
   コード・バツファ蓄積装置と、プリントされるべきキャ
   ラクタの多重ビット二進コード化表示を記憶するための
   プリント・ライン・バツファ・メモリと、を有する高速
   度プリンタ・システムに於で、 一組のアドレス指定入力ターミナルおよび前記システム
   によってプリントされるべき異なるキャラクタの数と少
   なくとも同数の１ビット記憶位置を有する連想メモリと
   、 第一の二進ビット記憶するために、前記連想メモリ内の
   各記憶位置を初期設定する手段と、前記コード・バツフ
   ァに前記タイプ部材上のキャラクタを表わす一組のコー
   ド化信号表示を蓄積する手段と、 前記の一組を含むコード化信号表示を前記連想メモリの
   アドレス指定ターミナルに与えて、前記コード化信号表
   示によりアドレス指定された前記連想メモリに於ける各
   記憶位置に第二の二進ビットを記憶させる手段と、 前記プリント・ライン・バツファ・メモリに一組のデー
   タ・キャラクタを蓄積する手段と、前記一組のデータ・
   キャラクタを前記連想メモリのアドレス指定入力ターミ
   ナルに同時に与えて上記データ・キャラクタによってア
   ドレス指定されている蓄積位置に蓄積された二進ビット
   を前記連想バツファから読出させる手段と、 前記連想メモリから読出された第一のビットの数を計数
   するための計数手段と、 を具備する短縮されたプリント・サイクルを有するオン
   ・ザ・フライ・プリンタ。