JPS5848529A - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPS5848529A JPS5848529A JP56147065A JP14706581A JPS5848529A JP S5848529 A JPS5848529 A JP S5848529A JP 56147065 A JP56147065 A JP 56147065A JP 14706581 A JP14706581 A JP 14706581A JP S5848529 A JPS5848529 A JP S5848529A
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- stray capacitance
- fet
- turned
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ（以ＦＢ’ＥＴと称す）
よりなるスイッチング回路に関する。
よりなるスイッチング回路に関する。
第１図にＦＩＣＴを用いたスイッチング回路の従来例を
示す。同図において＋ Ｑ＊＋ ＱｒはｐＢＴ、に＋は
主電源、Ｅ、は制御電源、工、はインバータ、Ｒ，、Ｒ
。
示す。同図において＋ Ｑ＊＋ ＱｒはｐＢＴ、に＋は
主電源、Ｅ、は制御電源、工、はインバータ、Ｒ，、Ｒ
。
は抵抗、２は負荷、Ｃ１はＦ Ｋ Ｔ Ｑ、のゲートと
ソースの間に存在する浮遊容量である。
ソースの間に存在する浮遊容量である。
先ず端子１にパルス信号” １ ”が印加されると。
インバータエ、によって反転されてＦ ＥＴ Ｑｔのゲ
ートは信号” ｏ ″となるのでＱ、はオフし、浮遊容
量Ｃ８は、制御電源Ｅ、→抵抗Ｒ１→浮遊容量Ｃ１→制
御電源Ｅ、の回路を流れる電流によって充電される。浮
遊容量Ｃ，の電圧がＦＫＴＱ、、のしきい値以上になる
と上記Ｆ Ｋ、Ｔ Ｑｒがオンする。
ートは信号” ｏ ″となるのでＱ、はオフし、浮遊容
量Ｃ８は、制御電源Ｅ、→抵抗Ｒ１→浮遊容量Ｃ１→制
御電源Ｅ、の回路を流れる電流によって充電される。浮
遊容量Ｃ，の電圧がＦＫＴＱ、、のしきい値以上になる
と上記Ｆ Ｋ、Ｔ Ｑｒがオンする。
次Ｋ［子１のパルス信号がオフ即ち０″となるーと、イ
ンバータエ１によって反転されてＦ Ｆ Ｔ Ｑｔのゲ
ートは信号”ｌ”となるのでＱ、はオンし、浮遊容量Ｃ
１に充電されている電荷は、浮遊容量Ｃ１→抵抗Ｒ２→
Ｆ Ｋ Ｔ Ｑ４→浮遊容量Ｃ，の回路で放電する０浮
遊容量Ｃ８の電圧がＦ Ｋ Ｔ Ｑｒのしきい値以下に
なるとＱ、がオンする０次に端子１にパルス信号゛１”
が印加され、以下同様の動作を繰返す。この回路では、
Ｆ Ｋ Ｔ Ｑｒがオフ状態の時Ｆ Ｂ Ｔ Ｑｔが
オン状態にあり、制御電源に、→抵抗Ｒ１→抵抗Ｒ１→
トランジスタＱ、→制御電源Ｅ、の回路で電流が流れる
ので抵抗Ｒ，，Ｒ，による電力損失が発生する。ここで
Ｑ。
ンバータエ１によって反転されてＦ Ｆ Ｔ Ｑｔのゲ
ートは信号”ｌ”となるのでＱ、はオンし、浮遊容量Ｃ
１に充電されている電荷は、浮遊容量Ｃ１→抵抗Ｒ２→
Ｆ Ｋ Ｔ Ｑ４→浮遊容量Ｃ，の回路で放電する０浮
遊容量Ｃ８の電圧がＦ Ｋ Ｔ Ｑｒのしきい値以下に
なるとＱ、がオンする０次に端子１にパルス信号゛１”
が印加され、以下同様の動作を繰返す。この回路では、
Ｆ Ｋ Ｔ Ｑｒがオフ状態の時Ｆ Ｂ Ｔ Ｑｔが
オン状態にあり、制御電源に、→抵抗Ｒ１→抵抗Ｒ１→
トランジスタＱ、→制御電源Ｅ、の回路で電流が流れる
ので抵抗Ｒ，，Ｒ，による電力損失が発生する。ここで
Ｑ。
の立ち上り時間を早くする為に抵抗Ｒ，を小さくすると
、抵抗Ｒ＋ 、 Ｒｅによる電力損失が大きくなる。
、抵抗Ｒ＋ 、 Ｒｅによる電力損失が大きくなる。
従って、ＦＥＴＱＩの立ち上り時間は抵抗Ｒｉによって
制限されると共に、ＦＥ’ｒＱ、のオフ期間の抵抗Ｒ１
Ｒ１による電力損失が大きくなるという欠点があった０ 本発明は以上の欠点を全て除去する新規なスイッチング
回路を提供するものである。
制限されると共に、ＦＥ’ｒＱ、のオフ期間の抵抗Ｒ１
Ｒ１による電力損失が大きくなるという欠点があった０ 本発明は以上の欠点を全て除去する新規なスイッチング
回路を提供するものである。
第２図は本発明の一実施例を示す図であり、第３図は第
２図の動作関係を示す図である。
２図の動作関係を示す図である。
尚、第２図において第１図におけると同一の記号は同一
の部材を示す。今時刻七〇で端子１に第３図（ａ）に示
すようなパルス信号゛１”が印加されると、インバータ
エ、の出力信号がＯ”となり、コンデンサＣ１が充電さ
れ始める。従って波形整形回路工！の出力信号は該波形
整形回路工！の入力電圧が該波形整形回路Ｉ２のしきい
値に達する迄の期間（ｔｉ−ｔｔ）だけ“０”となり、
ＦＥＴＱａはオンして第３図（１））に示すような第１
のパルス信号゛１”が時刻ｔ１から時刻ｔｔ’Ｅでの期
間ダイオードＤ、の入力に発生し、この時第３図（Ｃ）
に示すように第２のパルス信号即ちダイオードＤ、の入
力パルス信号はパＯ”であり、 Ｆ Ｋ Ｔ Ｑ２はオ
フしているので、浮遊容量Ｃ３は制御電源Ｅ、→Ｆ Ｅ
Ｔ Ｑｓ→抵抗Ｒ１→ダイオードＤ１→浮遊容量Ｃ１
→制御電源Ｂ！の回路を流れる電流に、よって充電され
る。浮遊容量Ｃ１の電圧がＦ ＥＴ Ｑ ＋のしきい値
以上になると上記Ｆ ＥＴ Ｑ＋がオンする。
の部材を示す。今時刻七〇で端子１に第３図（ａ）に示
すようなパルス信号゛１”が印加されると、インバータ
エ、の出力信号がＯ”となり、コンデンサＣ１が充電さ
れ始める。従って波形整形回路工！の出力信号は該波形
整形回路工！の入力電圧が該波形整形回路Ｉ２のしきい
値に達する迄の期間（ｔｉ−ｔｔ）だけ“０”となり、
ＦＥＴＱａはオンして第３図（１））に示すような第１
のパルス信号゛１”が時刻ｔ１から時刻ｔｔ’Ｅでの期
間ダイオードＤ、の入力に発生し、この時第３図（Ｃ）
に示すように第２のパルス信号即ちダイオードＤ、の入
力パルス信号はパＯ”であり、 Ｆ Ｋ Ｔ Ｑ２はオ
フしているので、浮遊容量Ｃ３は制御電源Ｅ、→Ｆ Ｅ
Ｔ Ｑｓ→抵抗Ｒ１→ダイオードＤ１→浮遊容量Ｃ１
→制御電源Ｂ！の回路を流れる電流に、よって充電され
る。浮遊容量Ｃ１の電圧がＦ ＥＴ Ｑ ＋のしきい値
以上になると上記Ｆ ＥＴ Ｑ＋がオンする。
次に時刻ｔ、で第３図（ａ）に示すように端子１のパル
ス信号が“０”になると、インバータエ、の出力信パル
ス信号は第３図（Ｃ）に示すように上記波形整形回路■
４の入力電圧が該波形整形回路工、のしきい値に達する
迄の期間（１，〜１４）だけ１″となり、ＦＦｉ Ｔ
Ｑｔはオンし、浮遊容量Ｃ，に充電されている電荷は、
浮遊容量Ｃ１→抵抗Ｒ１→Ｆ Ｋ Ｔ Ｑｔ→浮遊容量
Ｃ１の回路で放電する。浮遊容量Ｃ１の電圧がＦＥＴＱ
、のしきい値以下になるとＱ、がオフする。次゛に時刻
ｔ、で端子１にパルス信号”１”が印加され、以下同様
の動作を繰返す。以上述べたようにこの回路ではＦＥＴ
Ｑ、、を第３図（ｂ）に示すようなダイオードＤ、の入
力パルス信号及び第３図（ｃ）に示すようなダイオード
Ｄｔの入力パルス信号によって駆動しているので、上記
Ｆ ＥＴ Ｑ、ｌの駆動に要する電力損失は僅少であり
且つこの回路の抵抗Ｒ１の抵抗値は第１図の抵抗Ｒ１の
抵抗値に比較して非常に小さいのでスイッチング速度を
速くすることができる。
ス信号が“０”になると、インバータエ、の出力信パル
ス信号は第３図（Ｃ）に示すように上記波形整形回路■
４の入力電圧が該波形整形回路工、のしきい値に達する
迄の期間（１，〜１４）だけ１″となり、ＦＦｉ Ｔ
Ｑｔはオンし、浮遊容量Ｃ，に充電されている電荷は、
浮遊容量Ｃ１→抵抗Ｒ１→Ｆ Ｋ Ｔ Ｑｔ→浮遊容量
Ｃ１の回路で放電する。浮遊容量Ｃ１の電圧がＦＥＴＱ
、のしきい値以下になるとＱ、がオフする。次゛に時刻
ｔ、で端子１にパルス信号”１”が印加され、以下同様
の動作を繰返す。以上述べたようにこの回路ではＦＥＴ
Ｑ、、を第３図（ｂ）に示すようなダイオードＤ、の入
力パルス信号及び第３図（ｃ）に示すようなダイオード
Ｄｔの入力パルス信号によって駆動しているので、上記
Ｆ ＥＴ Ｑ、ｌの駆動に要する電力損失は僅少であり
且つこの回路の抵抗Ｒ１の抵抗値は第１図の抵抗Ｒ１の
抵抗値に比較して非常に小さいのでスイッチング速度を
速くすることができる。
第４図は本発明の他の一実施例を示す図である。
同、第４図において、第１図及び第２図におけると同一
の記号は同一の部材を示す０この回路の動作は第２図及
び第３図において説明したのとほぼ同様である。又、こ
の回路では第２図で説明したのとほぼ同様の効果が得ら
れ゛るほか、パ゛ルストランスＴ＋、Ｔ′ｔにより１次
側と２次側とが絶縁されているので、１次側と２次側と
を絶縁して用いる必要のある回路に適用して特に有効で
ある。尚９以上は噴〜Ｑ４がＦ’Ｆｉ’Ｔである場合に
ついて説明しだが、トランジスタであってもほぼ同様の
効果が得られる。
の記号は同一の部材を示す０この回路の動作は第２図及
び第３図において説明したのとほぼ同様である。又、こ
の回路では第２図で説明したのとほぼ同様の効果が得ら
れ゛るほか、パ゛ルストランスＴ＋、Ｔ′ｔにより１次
側と２次側とが絶縁されているので、１次側と２次側と
を絶縁して用いる必要のある回路に適用して特に有効で
ある。尚９以上は噴〜Ｑ４がＦ’Ｆｉ’Ｔである場合に
ついて説明しだが、トランジスタであってもほぼ同様の
効果が得られる。
以上説明したように９本発明は電界効果トランジスタの
ゲート・ソース間に第１のパルス信号を印加することに
より上記電界効果トランジスタをオンさせ、該電界効果
トランジスタの浮遊容量に充電された電荷を放電する目
的で配設された回路に第２のパルス信号を印加すること
により上記電界効果トランジスタをオフさせることを特
徴とするスイッチング回路である０本発明はこのような
特徴を有するので、上記電界効果トランジスタの駆動に
要する電力損失は僅少となり且つスイッチング速度を速
くすることができる０
ゲート・ソース間に第１のパルス信号を印加することに
より上記電界効果トランジスタをオンさせ、該電界効果
トランジスタの浮遊容量に充電された電荷を放電する目
的で配設された回路に第２のパルス信号を印加すること
により上記電界効果トランジスタをオフさせることを特
徴とするスイッチング回路である０本発明はこのような
特徴を有するので、上記電界効果トランジスタの駆動に
要する電力損失は僅少となり且つスイッチング速度を速
くすることができる０
第１図は従来のスイッチング回路を示す図。
第２図は本発明の一実施例を示す図、第３図は第２図の
動作関係を示す図、第４図は本発明の他の一実施例を示
す図であるＯ
動作関係を示す図、第４図は本発明の他の一実施例を示
す図であるＯ
Claims (1)
- 電界効果トランジスタのゲート・ソース間に第１のパル
ス信号を印加することにより上記電界効果トランジスタ
をオンさせ、該電界効果トランジスタの浮遊容量に充電
された電荷を放電する目的で配設された回路に第２のパ
ルス°信号を印加することにより上記電界効果トランジ
スタをオフさせることを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147065A JPS5848529A (ja) | 1981-09-18 | 1981-09-18 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147065A JPS5848529A (ja) | 1981-09-18 | 1981-09-18 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848529A true JPS5848529A (ja) | 1983-03-22 |
Family
ID=15421686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147065A Pending JPS5848529A (ja) | 1981-09-18 | 1981-09-18 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848529A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111533U (ja) * | 1982-01-26 | 1983-07-29 | 横河電機株式会社 | 固体化電子パワ−スイツチ |
| JPS61293166A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Micro Comput Eng Ltd | 電源装置 |
| JPH01144815A (ja) * | 1987-09-30 | 1989-06-07 | General Electric Co <Ge> | Ｃｍｏｓトランジスタを使用したラッチ形スイッチ |
| EP1005161A1 (fr) * | 1998-11-27 | 2000-05-31 | STMicroelectronics SA | Circuit de commande d'un interrupteur a composants semiconducteurs fonctionnant en alternatif |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109037A (en) * | 1980-01-31 | 1981-08-29 | Jeol Ltd | Driving circuit for field effect transistor |
-
1981
- 1981-09-18 JP JP56147065A patent/JPS5848529A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109037A (en) * | 1980-01-31 | 1981-08-29 | Jeol Ltd | Driving circuit for field effect transistor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111533U (ja) * | 1982-01-26 | 1983-07-29 | 横河電機株式会社 | 固体化電子パワ−スイツチ |
| JPS61293166A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Micro Comput Eng Ltd | 電源装置 |
| JPH01144815A (ja) * | 1987-09-30 | 1989-06-07 | General Electric Co <Ge> | Ｃｍｏｓトランジスタを使用したラッチ形スイッチ |
| EP1005161A1 (fr) * | 1998-11-27 | 2000-05-31 | STMicroelectronics SA | Circuit de commande d'un interrupteur a composants semiconducteurs fonctionnant en alternatif |
| FR2786629A1 (fr) * | 1998-11-27 | 2000-06-02 | St Microelectronics Sa | Circuit de commande d'un interrupteur a composants semiconducteurs fonctionnant en alternatif |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3840241B2 (ja) | 電力用ｍｏｓｆｅｔのゲート駆動回路及びゲート駆動方法 | |
| US11342909B2 (en) | Semiconductor integrated circuit and control method of semiconductor integrated circuit | |
| JP2000333441A (ja) | 絶縁ゲート型半導体素子のゲート制御回路 | |
| KR20070116047A (ko) | 스위칭 어셈블리 제어 방법 및 스위칭 어셈블리 제어용디바이스 | |
| US5057721A (en) | Level shift circuit for controlling a driving circuit | |
| JPS60259020A (ja) | 非再生形電圧制御式スイツチング半導体素子のタ−ンオフ電圧変化速度を制御する回路 | |
| CN110429809B (zh) | 谐振迪克森Dickson转换器及其控制方法和驱动集成电路 | |
| JPH06503222A (ja) | プログラムされたゲート・ドライブ電圧を持つ、ミニアチヤ化されたスイツチング電源 | |
| JPH06252718A (ja) | パルス幅変調パルス発生器 | |
| JPS5848529A (ja) | スイツチング回路 | |
| JP2000253693A (ja) | モータ・コントローラの集積回路ゲート・ドライバ用シュート・スルー防止回路 | |
| US20210367499A1 (en) | Driving circuit for switching element and switching circuit | |
| JPH0446486B2 (ja) | ||
| JP2003189590A (ja) | 直列接続された電圧駆動型半導体素子の制御装置 | |
| JP3594528B2 (ja) | ハーフブリッジ形インバータ回路 | |
| JPS6010138Y2 (ja) | デ−タ伝送装置 | |
| JPS5873233A (ja) | 半導体集積回路 | |
| JPS5864077A (ja) | 電歪素子駆動回路 | |
| JPH0378004B2 (ja) | ||
| JP2712522B2 (ja) | 誘導加熱調理器 | |
| JPH0436603B2 (ja) | ||
| JPH054345Y2 (ja) | ||
| JPH0143580Y2 (ja) | ||
| JPS6176026A (ja) | 突入電流防止回路 | |
| JPH05259865A (ja) | スイッチング素子の制御回路 |