JP2000253693A - モータ・コントローラの集積回路ゲート・ドライバ用シュート・スルー防止回路 - Google Patents
モータ・コントローラの集積回路ゲート・ドライバ用シュート・スルー防止回路Info
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- JP2000253693A JP2000253693A JP2000003883A JP2000003883A JP2000253693A JP 2000253693 A JP2000253693 A JP 2000253693A JP 2000003883 A JP2000003883 A JP 2000003883A JP 2000003883 A JP2000003883 A JP 2000003883A JP 2000253693 A JP2000253693 A JP 2000253693A
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- voltage
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- delay circuit
- transistors
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/38—Means for preventing simultaneous conduction of switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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- Control Of Direct Current Motors (AREA)
- Inverter Devices (AREA)
- Pulse Circuits (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】
【課題】 モータ・コントローラの集積回路ゲート・ド
ライバ用シュート・スルー防止回路に関し、ハイ側／ロ
ー側のトランジスタ・ペアに無駄時間を発生させる時間
遅延回路を設けること。 【解決手段】 ４トランジスタ・コンパレータ回路は、
入力の基準電圧トランジスタと出力の基準電流トランジ
スタとともに、そして、出力パワー・デバイスの一個の
ターン・オンと別の出力パワー・デバイスのターン・オ
フの間の総時間遅延を決定する単一のコンデンサととも
に利用される。時間遅延は容量値と密接に関係し（１０
％以内）、電力損失は最小限に抑えられる。この回路は
６トランジスタに縮小され、時間遅延（または「無駄時
間」）はユーザが正確かつ容易にプログラムすることが
できる。
ライバ用シュート・スルー防止回路に関し、ハイ側／ロ
ー側のトランジスタ・ペアに無駄時間を発生させる時間
遅延回路を設けること。 【解決手段】 ４トランジスタ・コンパレータ回路は、
入力の基準電圧トランジスタと出力の基準電流トランジ
スタとともに、そして、出力パワー・デバイスの一個の
ターン・オンと別の出力パワー・デバイスのターン・オ
フの間の総時間遅延を決定する単一のコンデンサととも
に利用される。時間遅延は容量値と密接に関係し（１０
％以内）、電力損失は最小限に抑えられる。この回路は
６トランジスタに縮小され、時間遅延（または「無駄時
間」）はユーザが正確かつ容易にプログラムすることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、モータ・コントロ
ーラおよびその他の適用分野で使用されるＭＯＳゲート
・パワー・デバイス（MOS gated power device）を駆動
するための集積回路ゲート・ドライバに関し、さらに詳
細には、ハイ側（high side）およびロー側（low sid
e）のＭＯＳゲート・デバイスが同時にターン・オンす
るのを防止する、モータ・コントローラに適用するため
の新しいドライバＩＣに関する。
ーラおよびその他の適用分野で使用されるＭＯＳゲート
・パワー・デバイス（MOS gated power device）を駆動
するための集積回路ゲート・ドライバに関し、さらに詳
細には、ハイ側（high side）およびロー側（low sid
e）のＭＯＳゲート・デバイスが同時にターン・オンす
るのを防止する、モータ・コントローラに適用するため
の新しいドライバＩＣに関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ、ＩＧＢＴ、ゲート・コン
トロール・サイリスタなどのＭＯＳゲート・パワー・デ
バイスを制御するためのゲート・ドライバ集積回路は周
知である。また、モータ・コントローラなど、ハイ側お
よびロー側のＭＯＳゲート・デバイスを使用した回路で
は、２つのＭＯＳゲート・デバイスが同時にオンになる
ことができず、同時にオンになると直接短絡回路を生じ
ること、すなわち「シュート・スルー（shoot-throug
h）」状態を生じることになることも既知である。
トロール・サイリスタなどのＭＯＳゲート・パワー・デ
バイスを制御するためのゲート・ドライバ集積回路は周
知である。また、モータ・コントローラなど、ハイ側お
よびロー側のＭＯＳゲート・デバイスを使用した回路で
は、２つのＭＯＳゲート・デバイスが同時にオンになる
ことができず、同時にオンになると直接短絡回路を生じ
ること、すなわち「シュート・スルー（shoot-throug
h）」状態を生じることになることも既知である。
【０００３】このシュート・スルー状態を防止するため
の多くの回路は既知である。
の多くの回路は既知である。
【０００４】
【発明が解決しようとする課題】しかし、これらの回路
は複雑であり、顧客が容易に調節したり、または特定の
適用分野に合わせて容易に調節することができず、電力
損失が比較的大きく、正確でない。
は複雑であり、顧客が容易に調節したり、または特定の
適用分野に合わせて容易に調節することができず、電力
損失が比較的大きく、正確でない。
【０００５】簡単で、電力損失が小さく、正確かつ容易
にユーザがプログラムすることができるシュート・スル
ー防止回路を製造することが望ましい。
にユーザがプログラムすることができるシュート・スル
ー防止回路を製造することが望ましい。
【０００６】
【課題を解決するための手段】本発明に係る時間遅延回
路によれば、４トランジスタ・コンパレータ回路は、入
力の基準電圧トランジスタと出力の基準電流トランジス
タとともに、そして、出力パワー・デバイスの一個のタ
ーン・オンと別の出力パワー・デバイスのターン・オフ
の間の総時間遅延を決定する単一のコンデンサとともに
利用される。時間遅延は容量値と密接に関係し（１０％
以内）、電力損失は最小限に抑えられる。この回路は６
トランジスタに縮小され、時間遅延（または「無駄時間
（dead time）」）はユーザが正確かつ容易にプログラ
ムすることができる。
路によれば、４トランジスタ・コンパレータ回路は、入
力の基準電圧トランジスタと出力の基準電流トランジス
タとともに、そして、出力パワー・デバイスの一個のタ
ーン・オンと別の出力パワー・デバイスのターン・オフ
の間の総時間遅延を決定する単一のコンデンサとともに
利用される。時間遅延は容量値と密接に関係し（１０％
以内）、電力損失は最小限に抑えられる。この回路は６
トランジスタに縮小され、時間遅延（または「無駄時間
（dead time）」）はユーザが正確かつ容易にプログラ
ムすることができる。
【０００７】さらに詳細には、本発明に係る時間遅延回
路は、コントロール・トランジスタのゲートに接続さ
れ、当該トランジスタの状態を制御する入力端子と、コ
ントロール・トランジスタに並列に接続されたタイミン
グ・コンデンサ（timing capacitor）と、タイミング・
コンデンサに接続され、当該コンデンサをコントロール
・トランジスタの状態に従って充電する基準電流源と、
基準電圧と、タイミング・コンデンサおよび基準電圧に
接続され、タイミング・コンデンサの電圧を基準電圧の
電圧と比較し、それに従って出力端子に信号を出力する
コンパレータとを含む。
路は、コントロール・トランジスタのゲートに接続さ
れ、当該トランジスタの状態を制御する入力端子と、コ
ントロール・トランジスタに並列に接続されたタイミン
グ・コンデンサ（timing capacitor）と、タイミング・
コンデンサに接続され、当該コンデンサをコントロール
・トランジスタの状態に従って充電する基準電流源と、
基準電圧と、タイミング・コンデンサおよび基準電圧に
接続され、タイミング・コンデンサの電圧を基準電圧の
電圧と比較し、それに従って出力端子に信号を出力する
コンパレータとを含む。
【０００８】本発明に係る回路は、集積回路として形成
され、タイミング・コンデンサを当該集積回路内部に備
えることが好ましい。基準電圧は基準電流源から抵抗に
電流を流すことによって発生され、当該抵抗は好ましく
は集積回路の外部に配置される。時間遅延は、好都合に
も当該外部抵抗の値を調節することによってプログラム
することができる。
され、タイミング・コンデンサを当該集積回路内部に備
えることが好ましい。基準電圧は基準電流源から抵抗に
電流を流すことによって発生され、当該抵抗は好ましく
は集積回路の外部に配置される。時間遅延は、好都合に
も当該外部抵抗の値を調節することによってプログラム
することができる。
【０００９】本発明のその他の特徴と利点は、添付の図
面と関連づけて以下の本発明の説明を読めば明らかにな
るであろう。
面と関連づけて以下の本発明の説明を読めば明らかにな
るであろう。
【００１０】
【発明の実施の形態】図１は、ＭＯＳゲート・パワー・
デバイスＱ1とＱ2を駆動するための内部集積回路を単一
のチップ中に含む代表的なゲート・ドライバＩＣ２０を
示している。ＭＯＳＦＥＴ Ｑ1とＱ2は、それぞれ入力
端子ＨINとＬINの入力信号に応答して、交互にオンとオ
フとなる。ＭＯＳゲート・デバイスＱ1は、ノード２１
とグランド間に接続された出力回路への入力電圧（ＤＣ
６００ボルトとして示す）に接続された「ハイ側」デバ
イスである。デバイスＱ2は、ノード２１とグランド間
に接続されたロー側デバイスである。ノード２１に接続
された出力回路（図示せず）は典型的な例ではモータ負
荷とすることができ、当該負荷速度は適切なパルス幅変
調制御によって変化する。
デバイスＱ1とＱ2を駆動するための内部集積回路を単一
のチップ中に含む代表的なゲート・ドライバＩＣ２０を
示している。ＭＯＳＦＥＴ Ｑ1とＱ2は、それぞれ入力
端子ＨINとＬINの入力信号に応答して、交互にオンとオ
フとなる。ＭＯＳゲート・デバイスＱ1は、ノード２１
とグランド間に接続された出力回路への入力電圧（ＤＣ
６００ボルトとして示す）に接続された「ハイ側」デバ
イスである。デバイスＱ2は、ノード２１とグランド間
に接続されたロー側デバイスである。ノード２１に接続
された出力回路（図示せず）は典型的な例ではモータ負
荷とすることができ、当該負荷速度は適切なパルス幅変
調制御によって変化する。
【００１１】図２は、典型的な入力信号ＨINとＬINの波
形を示している。図１のＱ1とＱ2の両方が同時にオンに
なった場合には、高電圧からグランドへの短絡（short
circuit）が起こり、これによりデバイスを破壊する可
能性があることが分かるであろう。したがって、図３に
示すように、チップ２０の内部回路は、出力ＨOUTおよ
びＬOUTの開始時の間と終了時の間にそれぞれ遅延時
間、すなわち「無駄時間」ＡおよびＢを確保する。
形を示している。図１のＱ1とＱ2の両方が同時にオンに
なった場合には、高電圧からグランドへの短絡（short
circuit）が起こり、これによりデバイスを破壊する可
能性があることが分かるであろう。したがって、図３に
示すように、チップ２０の内部回路は、出力ＨOUTおよ
びＬOUTの開始時の間と終了時の間にそれぞれ遅延時
間、すなわち「無駄時間」ＡおよびＢを確保する。
【００１２】図４は、図３の無駄時間遅延ＡとＢを発生
させるために図１のチップ２０内に含めることができる
代表的な従来技術の内部時間遅延回路を示している。し
たがって、図４では、入力端子ＨINは、タイミング・コ
ンデンサ３１の両端に接続されたコントロールＭＯＳＦ
ＥＴ３０に接続される。電流源３２は、ＭＯＳＦＥＴ３
０がオフのときにコンデンサ３１に充電電流ＩREFを流
す。ノード３５の出力は、シュミット・トリガ３３やイ
ンバータ３４などの適当な回路に接続される。トリガ３
３の切替による遅延がコンデンサ３１の充電レベルによ
って順に制御され、遅延ＡとＢを生じることになる。
させるために図１のチップ２０内に含めることができる
代表的な従来技術の内部時間遅延回路を示している。し
たがって、図４では、入力端子ＨINは、タイミング・コ
ンデンサ３１の両端に接続されたコントロールＭＯＳＦ
ＥＴ３０に接続される。電流源３２は、ＭＯＳＦＥＴ３
０がオフのときにコンデンサ３１に充電電流ＩREFを流
す。ノード３５の出力は、シュミット・トリガ３３やイ
ンバータ３４などの適当な回路に接続される。トリガ３
３の切替による遅延がコンデンサ３１の充電レベルによ
って順に制御され、遅延ＡとＢを生じることになる。
【００１３】図４の回路は複雑であり、比較的高い電力
損失を生じる。さらに、回路中の寄生容量がコンデンサ
３１によって発生する公称遅延を変化させることもあっ
て、この回路は比較的不正確である。
損失を生じる。さらに、回路中の寄生容量がコンデンサ
３１によって発生する公称遅延を変化させることもあっ
て、この回路は比較的不正確である。
【００１４】図５は、本発明に係る回路の概略図であ
る。図４と比べると、基準電圧４０が追加され、ノード
３５の信号とともにコンパレータ４１に入力されること
に気づくであろう。コンパレータ４１を４個のトランジ
スタで容易に実装することができることは後に示す。基
準電流源３２、コンデンサ３１、および基準電圧４０を
使用することで、この回路を極めて簡単に実装し、図６
に示す時間遅延ＲＣと内部コンデンサの値を高い精度で
（約２０％未満）関係づけることが可能となる。さら
に、この回路は（１０対１を超える範囲で（over a ten
to one range））外部からプログラム可能であり、温
度変化、ならびに供給電圧およびプロセスの変化による
無駄時間遅延の変化の影響を比較的受けにくい。
る。図４と比べると、基準電圧４０が追加され、ノード
３５の信号とともにコンパレータ４１に入力されること
に気づくであろう。コンパレータ４１を４個のトランジ
スタで容易に実装することができることは後に示す。基
準電流源３２、コンデンサ３１、および基準電圧４０を
使用することで、この回路を極めて簡単に実装し、図６
に示す時間遅延ＲＣと内部コンデンサの値を高い精度で
（約２０％未満）関係づけることが可能となる。さら
に、この回路は（１０対１を超える範囲で（over a ten
to one range））外部からプログラム可能であり、温
度変化、ならびに供給電圧およびプロセスの変化による
無駄時間遅延の変化の影響を比較的受けにくい。
【００１５】図７は、図５の回路の好ましい実施態様を
示す図であり、この回路が比較的簡単であることを示し
ている。入力ＩREFは、ＭＯＳＦＥＴ Ｑ50とＱ51によ
って制御される。電圧ＶREFは外部抵抗７０によって発
生する。コンパレータ４１は４個のトランジスタＱ52、
Ｑ53、Ｑ54、およびＱ55によって形成される。
示す図であり、この回路が比較的簡単であることを示し
ている。入力ＩREFは、ＭＯＳＦＥＴ Ｑ50とＱ51によ
って制御される。電圧ＶREFは外部抵抗７０によって発
生する。コンパレータ４１は４個のトランジスタＱ52、
Ｑ53、Ｑ54、およびＱ55によって形成される。
【００１６】トランジスタＱ50とＱ51は互いに整合し、
トランジスタＱ52とＱ53は互いに整合し、トランジスタ
Ｑ54とＱ55は互いに整合することが好ましい。これによ
り、回路の確度は最大限に高められる。さらに、図７の
「Ａ」と「Ｂ」における回路構成は、寄生容量を最小限
に抑える。図６の時間遅延ＲＣは内部コンデンサＣ1と
抵抗７０（チップ外部に設けてもよい）の値によって決
まることに留意されたい。したがって、
トランジスタＱ52とＱ53は互いに整合し、トランジスタ
Ｑ54とＱ55は互いに整合することが好ましい。これによ
り、回路の確度は最大限に高められる。さらに、図７の
「Ａ」と「Ｂ」における回路構成は、寄生容量を最小限
に抑える。図６の時間遅延ＲＣは内部コンデンサＣ1と
抵抗７０（チップ外部に設けてもよい）の値によって決
まることに留意されたい。したがって、
【００１７】
【数１】
【００１８】
【発明の効果】このように、本発明に係る新しい回路に
よってユーザはチップの無駄時間を外部から制御するこ
とができる、使用するどんなＰＷＭ（パルス幅変調）回
路も簡単化することができる。
よってユーザはチップの無駄時間を外部から制御するこ
とができる、使用するどんなＰＷＭ（パルス幅変調）回
路も簡単化することができる。
【００１９】特定の実施形態に関連して本発明について
述べたが、その他多くの変形形態および修正形態ならび
にその他の使用法は当業者には明らかになるであろう。
したがって、本発明は、本明細書の特定の開示によって
限定されるのではなく、添付の特許請求の範囲によって
のみ限定されることが好ましい。
述べたが、その他多くの変形形態および修正形態ならび
にその他の使用法は当業者には明らかになるであろう。
したがって、本発明は、本明細書の特定の開示によって
限定されるのではなく、添付の特許請求の範囲によって
のみ限定されることが好ましい。
【図１】ＭＯＳＦＥＴゲート・ドライバ・チップ、およ
びそれによって制御される２つのパワーＭＯＳゲート・
デバイスを示すブロック図である。
びそれによって制御される２つのパワーＭＯＳゲート・
デバイスを示すブロック図である。
【図２】図１のチップ・ドライバの入力電圧を示す図で
ある。
ある。
【図３】シュート・スルーを防止するために従来の無駄
時間を設けた、図１のチップ・ドライバの出力電圧を示
す図である。
時間を設けた、図１のチップ・ドライバの出力電圧を示
す図である。
【図４】図２および図３の波形を発生させるために用い
られる回路の一例を示す概略図である。
られる回路の一例を示す概略図である。
【図５】本発明に係る回路を示す概略図である。
【図６】図５の回路により生じる出力制御電圧を示す図
である。
である。
【図７】本発明に係る６トランジスタ制御回路をより詳
細に示す回路図である。
細に示す回路図である。
２０ ゲート・ドライバＩＣ ３０ コントロールＭＯＳＦＥＴ ３１ タイミング・コンデンサ ３２ 電流源 ３３ シュミット・トリガ ３４ インバータ ３５，２１ ノード ４０ 基準電圧 ４１ コンパレータ ７０ 抵抗
Claims (9)
- 【請求項１】 コントロール・トランジスタのゲートに
接続され、前記トランジスタの状態を制御する入力端子
と、 前記コントロール・トランジスタと並列に接続されたタ
イミング・コンデンサと、 前記タイミング・コンデンサに接続され、前記コントロ
ール・トランジスタの状態に従って前記コンデンサを充
電する基準電流源（current reference）と、 基準電圧（voltage reference）と、 前記タイミング・コンデンサと前記基準電圧に接続さ
れ、前記タイミング・コンデンサの電圧を前記基準電圧
の電圧と比較し、それに従って出力端子に信号を出力す
るコンパレータとを含むことを特徴とする時間遅延回
路。 - 【請求項２】 前記回路は集積回路として形成され、前
記タイミング・コンデンサは前記集積回路内部にあるこ
とを特徴とする請求項１に記載の時間遅延回路。 - 【請求項３】 前記基準電圧は、前記基準電流源から抵
抗に電流を流すことによって発生した電圧を含むことを
特徴とする請求項２に記載の時間遅延回路。 - 【請求項４】 前記抵抗は前記集積回路の外部に配置さ
れることを特徴とする請求項３に記載の時間遅延回路。 - 【請求項５】 前記基準電流源は第１および第２のトラ
ンジスタを含むことを特徴とする請求項１に記載の時間
遅延回路。 - 【請求項６】 前記第１と第２のトランジスタが互いに
整合していることを特徴とする請求項１に記載の時間遅
延回路。 - 【請求項７】 前記コンパレータは、第３および第４の
トランジスタ、ならびに第５および第６のトランジスタ
を含むことを特徴とする請求項５に記載の時間遅延回
路。 - 【請求項８】 前記第３と第４のトランジスタは互いに
整合しており、前記第５と第６のトランジスタは互いに
整合していることを特徴とする請求項７に記載の時間遅
延回路。 - 【請求項９】 時間遅延が、前記タイミング・コンデン
サの値によって決定される出力端子における信号を含
み、前記抵抗の値を調節することによってプログラムで
きることを特徴とする請求項４に記載の時間遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11560799P | 1999-01-12 | 1999-01-12 | |
| US60/115607 | 1999-01-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000253693A true JP2000253693A (ja) | 2000-09-14 |
Family
ID=22362409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000003883A Pending JP2000253693A (ja) | 1999-01-12 | 2000-01-12 | モータ・コントローラの集積回路ゲート・ドライバ用シュート・スルー防止回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6262618B1 (ja) |
| JP (1) | JP2000253693A (ja) |
| DE (1) | DE10000020A1 (ja) |
| FR (1) | FR2788388A1 (ja) |
| IT (1) | ITMI20000015A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332696A (ja) * | 2000-05-24 | 2001-11-30 | Nec Corp | 基板電位検知回路及び基板電位発生回路 |
| US6917227B1 (en) | 2001-05-04 | 2005-07-12 | Ixys Corporation | Efficient gate driver for power device |
| US6832356B1 (en) | 2001-05-04 | 2004-12-14 | Ixys Corporation | Gate driver for power device |
| US7132868B2 (en) * | 2001-06-27 | 2006-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP5000055B2 (ja) * | 2001-09-19 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6687142B2 (en) * | 2001-12-17 | 2004-02-03 | Coolit Systems Inc. | AC to DC inverter for use with AC synchronous motors |
| JP4452466B2 (ja) | 2003-08-28 | 2010-04-21 | 株式会社フライングモール | 電力変換装置及びデッドタイム生成器 |
| DE102006036349B4 (de) * | 2006-08-03 | 2015-04-02 | Infineon Technologies Ag | Schaltungsvorrichtung und Verfahren zum Erkennen eines Betriebszustandes |
| KR101713993B1 (ko) | 2010-09-28 | 2017-03-09 | 페어차일드코리아반도체 주식회사 | 구동기 및 이를 구비하는 고전압 구동 회로 |
| JP5469228B1 (ja) * | 2012-10-22 | 2014-04-16 | 三菱電機株式会社 | スイッチ素子駆動装置 |
| US10715122B2 (en) * | 2018-04-30 | 2020-07-14 | Qualcomm Incorporated | Voltage-controlled delay generator |
| CN114244339B (zh) * | 2022-01-04 | 2022-08-02 | 芯洲科技（北京）有限公司 | 栅极驱动电路和电子装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753012A (en) * | 1972-02-17 | 1973-08-14 | Motorola Inc | Circuit for providing precise time delay |
| US4843265A (en) * | 1986-02-10 | 1989-06-27 | Dallas Semiconductor Corporation | Temperature compensated monolithic delay circuit |
| US5311071A (en) * | 1991-10-21 | 1994-05-10 | Silicon Systems, Inc. | High speed threshold crossing detector with reset |
| JPH08509312A (ja) * | 1994-02-14 | 1996-10-01 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 温度依存性が制御される基準回路 |
| US5936451A (en) * | 1994-12-29 | 1999-08-10 | Stmicroeletronics, Inc. | Delay circuit and method |
-
1999
- 1999-12-17 US US09/465,451 patent/US6262618B1/en not_active Expired - Lifetime
-
2000
- 2000-01-03 DE DE10000020A patent/DE10000020A1/de not_active Withdrawn
- 2000-01-11 IT IT2000MI000015A patent/ITMI20000015A1/it unknown
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