JP2000236659A - 電流振動型遮断機能付きスイッチング回路 - Google Patents

電流振動型遮断機能付きスイッチング回路

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JP2000236659A
JP2000236659A JP11035066A JP3506699A JP2000236659A JP 2000236659 A JP2000236659 A JP 2000236659A JP 11035066 A JP11035066 A JP 11035066A JP 3506699 A JP3506699 A JP 3506699A JP 2000236659 A JP2000236659 A JP 2000236659A
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load
current
voltage
switching circuit
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Akira Baba
晃 馬場
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Yazaki Corp
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Abstract

(57)【要約】 【課題】 高周波対応可能とするために付加する整流素
子をデューティ制御時か否かに応じてオン/オフ制御可
能とした電流振動型遮断機能付きスイッチング回路を提
供する。 【解決手段】 スイッチSW1のオン/オフ切換えによ
り、トランジスタQ7をオン/オフ制御し、さらにトラ
ンジスタQ7のオン/オフによりトランジスタQ8をオ
ン/オフ可能とし、デューティ制御時にスイッチSW1
をオンとしてトランジスタQ7、Q8をオンとして、サ
ーマルFETの発熱ロスを抑える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電流振動型遮断機能
付きスイッチング回路に関し、より詳しくは、制御信号
に応じてスイッチング制御により、電源から負荷への電
力供給を制御する半導体スイッチを備えた電流振動型遮
断機能付きスイッチング回路に関する。
【0002】
【従来の技術】従来の半導体スイッチを備えた電源供給
制御装置としては、例えば図7に示すようなものがあ
る。本従来例の電源供給制御装置は、自動車においてバ
ッテリからの電源を選択的に各負荷に供給して、負荷へ
の電力供給を制御する装置である。
【0003】同図において、本従来例の電源供給制御装
置は、電源101の出力電圧VBをライトやワイパーの
駆動モータ等々の負荷102に供給する経路に電源供給
制御回路400を接続した構成である。電源供給制御回
路400内のシャント抵抗およびサーマルFETのドレ
イン−ソースは、この供給経路に直列接続される。ま
た、本従来例の電源供給制御装置は、シャント抵抗を流
れる電流を検出してハードウェア回路によりサーマルF
ETの駆動を制御するドライバ200と、一方をドライ
バ200に他方を電源供給制御回路400に接続する抵
抗R100と、抵抗R100に並列に接続されるダイオ
ードD100とを備えている。ダイオードD100は、
FETのスイッチング時間(ターンオフ)を早めるため
に、抵抗R100に並列に接続する。
【0004】図8は、デューティ制御時又は通常制御
時、ダイオード有り又は無しのそれぞれの場合の電流特
性を示す図である。同図(a)はデューティ制御(du
ty制御)時であってダイオードが無い場合、同図
(b)はデューティ制御時であってダイオードが有る場
合、同図(c)は通常制御(非デューティ制御)時であ
ってダイオードが無い場合、同図(d)は通常制御時で
あってダイオードが有る場合をそれぞれ示す。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、常にダイオードD1
00を入れておくと電流制限時にFETが発熱せず、サ
ーマルシャットダウンに入らなくなる。FETにとって
は信頼性を上げることになるが、ワイヤーハーネス等に
とってはショート時に無駄な電流を流し続けてしまうこ
とになる。ダイオードD100が挿入されていないと、
電力ロスが大となり、FET内部温度が高くなるので、
サーマルシャットダウンするが(図8(c))、ダイオ
ードD100が挿入されていると、電力ロスが小とな
り、FET内部温度が低く、サーマルシャットダウンし
ない(同図(d))。
【0006】また、デューティ制御時にショート状態が
発生した場合は、サーマルシャットダウンが働かない
(0リセットで常に復帰してしまう)のでFETの信頼
性を低下させてしまう。デューティ制御時において、ダ
イオードD100が有るとサーマルシャットダウンしな
くても、発熱量が小さいが(同図(b))、ダイオード
D100が無いとサーマルシャットダウンせずかつ発熱
量が大きいため、好ましくない(同図(a))。
【0007】また、上記従来の電源供給制御装置にあっ
ては、電流検出を行うために電力の供給経路に直列接続
されるシャント抵抗を必要とした構成であり、近年のサ
ーマルFETのオン抵抗の低減に伴う負荷の大電流化に
より、シャント抵抗の熱損失が無視できないという問題
点がある。
【0008】また、従来の電源供給制御装置は、負荷1
02や配線にほぼ完全な短絡状態が発生して大電流が流
れる場合には機能するが、ある程度の短絡抵抗を持つ不
完全短絡などのレアショートを発生して小さい短絡電流
が流れた場合には機能せず、電流のモニタ回路を介して
マイコンにより異常電流を検出してサーマルFETをオ
フ制御するしかなく、このような異常電流に対するマイ
コン制御による応答性が悪いという事情もあった。
【0009】また、シャント抵抗やA/D変換器、マイ
コン等が必要であるため、大きな実装スペースが必要で
あり、またこれらの比較的高価な物品により装置コスト
が高くなってしまうという問題点もある。
【0010】本発明の目的は、上記従来の問題点や事情
を解決することにあり、FETのスイッチング時間(タ
ーンオフ)を早めて高周波対応可能としかつデューティ
制御時に入ったら制御方法を変えFETの発熱ロスを抑
えて信頼性を向上させ、電流検出を行うために電力の供
給経路に直接接続されるシャント抵抗を不要として装置
の熱損失を抑え、ある程度の短絡抵抗を持つ不完全短絡
などのレアショートが発生した場合の異常電流に対して
も高速応答を可能とし、集積化が容易で安価な電流振動
型遮断機能付きスイッチング回路を提供することにあ
る。
【0011】
【課題を解決するための手段】上記目的を解決するため
に、本発明の請求項1に係る電流振動型遮断機能付きス
イッチング回路は、制御信号入力端子へ供給される制御
信号に応じてスイッチング制御され電源から負荷への電
力供給を制御する半導体スイッチと、前記半導体スイッ
チに所定の負荷を接続した状態における該半導体スイッ
チの端子間電圧の電圧特性と等価な電圧特性を持つ基準
電圧を生成する基準電圧生成手段と、前記半導体スイッ
チの端子間電圧と前記基準電圧との差を検出する検出手
段と、検出された端子間電圧と基準電圧との差に応じて
前記半導体スイッチをオン/オフ制御する制御手段と、
前記制御手段と前記制御信号入力端子との間の抵抗と並
列接続され、前記制御信号入力端子から前記制御手段へ
向かう方向が順方向である整流素子と、デューティ制御
時か否かに応じて前記整流素子をオン/オフ制御する整
流素子制御手段と、を具備するものである。
【0012】また、請求項2に係る電流振動型遮断機能
付きスイッチング回路は、請求項1に記載の電流振動型
遮断機能付きスイッチング回路において、前記基準電圧
生成手段は、前記半導体スイッチおよび前記負荷に並列
接続され、前記制御信号に応じてスイッチング制御され
る第2半導体スイッチと第2負荷とを直列接続した回路
を備え、前記第2半導体スイッチの端子間電圧を前記基
準電圧として生成するものである。
【0013】また、請求項3に係る電流振動型遮断機能
付きスイッチング回路は、請求項1または2に記載の電
流振動型遮断機能付きスイッチング回路において、前記
基準電圧生成手段の基準電圧が持つ電圧特性を、前記半
導体スイッチおよび前記負荷に正常動作範囲での最大電
流である目標電流が流れる状態における電圧特性と等価
としたものである。
【0014】また、請求項4に係る電流振動型遮断機能
付きスイッチング回路は、請求項2または3に記載の電
流振動型遮断機能付きスイッチング回路において、前記
半導体スイッチと前記第2半導体スイッチは、オフ状態
からオン状態へ遷移する際の端子間電圧の過渡的な電圧
特性について等価な特性を持つものである。
【0015】また、請求項5に係る電流振動型遮断機能
付きスイッチング回路は、請求項2、3または4に記載
の電流振動型遮断機能付きスイッチング回路において、
前記第2半導体スイッチの電流容量は前記半導体スイッ
チの電流容量よりも小さく、前記負荷および前記第2負
荷の抵抗値比は前記半導体スイッチおよび第2半導体ス
イッチの電流容量比と等価としたものである。
【0016】また、請求項6に係る電流振動型遮断機能
付きスイッチング回路は、請求項2、3、4または5に
記載の電流振動型遮断機能付きスイッチング回路におい
て、前記第2負荷は、複数個の抵抗を備え、前記第2負
荷の抵抗値は、前記複数個の抵抗の選択接続により可変
設定されるものである。
【0017】また、請求項7に係る電流振動型遮断機能
付きスイッチング回路は、請求項2、3、4、5または
6に記載の電流振動型遮断機能付きスイッチング回路に
おいて、前記負荷に直列接続または前記第2負荷に並列
接続された可変抵抗を具備し、前記第2負荷の抵抗値
は、前記可変抵抗により可変設定されるものである。
【0018】また、請求項8に係る電流振動型遮断機能
付きスイッチング回路は、請求項1、2、3、4、5、
6または7に記載の電流振動型遮断機能付きスイッチン
グ回路において、前記制御手段は、検出された端子間電
圧と基準電圧との差が第1しきい値を超えたときに前記
半導体スイッチをオフ制御し、検出された端子間電圧と
基準電圧との差が第2しきい値を下回ったときに前記半
導体スイッチをオン制御するものである。
【0019】また、請求項9に係る電流振動型遮断機能
付きスイッチング回路は、請求項1、2、3、4、5、
6、7または8に記載の電流振動型遮断機能付きスイッ
チング回路において、前記半導体スイッチが過熱した場
合に該半導体スイッチをオフ制御して保護する過熱保護
手段を具備するものである。
【0020】また、請求項10に係る電流振動型遮断機
能付きスイッチング回路は、請求項1、2、3、4、
5、6、7、8または9に記載の電流振動型遮断機能付
きスイッチング回路において、前記半導体スイッチ、前
記基準電圧生成手段、前記検出手段、前記制御手段、前
記過熱保護手段、前記整流素子または前記整流素子制御
手段を、同一チップ上に形成したものである。
【0021】また、請求項11に係る電流振動型遮断機
能付きスイッチング回路は、請求項1、2、3、4、
5、6、7、8、9または10に記載の電流振動型遮断
機能付きスイッチング回路において、前記制御手段によ
る前記半導体スイッチのオン/オフ制御の周期を制御用
クロックとして使用するものである。
【0022】本発明では、電源から負荷への電力供給を
半導体スイッチによってスイッチング制御する際に、基
準電圧生成手段により半導体スイッチに所定の負荷を接
続した状態における該半導体スイッチの端子間電圧の電
圧特性と等価な電圧特性を持つ基準電圧を生成し、半導
体スイッチの端子間電圧と基準電圧との差を検出手段に
よって検出し、制御手段により該検出された端子間電圧
と基準電圧との差に応じて半導体スイッチをオン/オフ
制御し、さらにデューティ制御時に整流素子をオンとし
非デューティ制御時に整流素子をオフとする。
【0023】特に、請求項2に係る発明では、基準電圧
生成手段を、第2半導体スイッチと第2負荷とを直列接
続した回路を半導体スイッチおよび負荷に並列に接続し
て構成し、第2半導体スイッチの端子間電圧を基準電圧
として生成するのが望ましい。
【0024】また、請求項3に係る発明では、基準電圧
生成手段における基準電圧が持つ電圧特性を、半導体ス
イッチおよび負荷に正常動作範囲での最大電流である目
標電流が流れる状態における電圧特性と等価とするのが
望ましく、請求項4に係る発明では、半導体スイッチと
第2半導体スイッチは、オフ状態からオン状態へ遷移す
る際の端子間電圧の過渡的な電圧特性について等価な特
性を持つのが望ましい。
【0025】半導体スイッチとして例えばFETを使用
した場合、電力供給経路の一部を成すFETの端子間電
圧(ドレイン−ソース間電圧)は、オフ状態からオン状
態へ遷移する際の(例えば、nチャネル型FETの場合
の立ち下がり)電圧特性において、電力供給経路および
負荷の状態、即ち、経路が持つ配線インダクタンス並び
に配線抵抗および短絡抵抗に基づく時定数に応じて変化
する。例えば、短絡が発生していない通常動作では所定
電圧以下に速やかに収れんするが、完全短絡が発生して
いる場合には該所定電圧以下にならない。また、ある程
度の短絡抵抗を持つ不完全短絡が発生している場合に
は、該所定電圧に収れんするものの収れんするまでに長
い時間を要する。
【0026】本発明は、このような半導体スイッチにお
けるオフ状態からオン状態に遷移する際の過渡的な半導
体スイッチの電圧特性を利用している。つまり、半導体
スイッチの端子間電圧と基準電圧生成手段(基準電圧生
成ステップ)によって生成された基準電圧(正常状態)
との差を検出することによって、電力供給経路の一部を
成す半導体スイッチの端子間電圧(即ち、電力供給経路
の電流)が正常状態から逸脱している程度を判定するも
のである。
【0027】したがって、電流検出を行うために電力の
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出可能である。さらに、シ
ャント抵抗を用いずに過電流の検出が可能であり、特に
半導体スイッチのオン/オフ制御をハードウェア回路で
構成した場合はマイコンも不要であるため、実装スペー
スを縮小できるとともに、装置コストを大幅に削減可能
である。
【0028】また特に、請求項5に係る発明では、第2
半導体スイッチの電流容量が半導体スイッチの電流容量
よりも小さくなるように設定し、負荷および第2負荷の
抵抗値比が半導体スイッチおよび第2半導体スイッチの
電流容量比と等価となるように設定する。ここで、半導
体スイッチおよび第2半導体スイッチの電流容量比の取
り方は、例えば、半導体スイッチおよび第2半導体スイ
ッチがバイポーラトランジスタで形成される場合にはエ
ミッタ面積比で実現すればよく、またFETで形成され
る場合には該スイッチを並列接続して形成するトランジ
スタ数の比によって実現すればよい。またこの時、第2
負荷の抵抗値は、負荷の抵抗値×(半導体スイッチの電
流容量/第2半導体スイッチの電流容量)として決定さ
れる。このような回路規定を設定することにより、第2
半導体スイッチおよび第2負荷を持つ基準電圧生成手段
の回路構成を小型化でき、実装スペースを縮小できると
ともに、装置コストを削減できる。
【0029】また特に、請求項6に係る発明では、第2
負荷に複数個の抵抗を具備して、該複数個の抵抗を選択
的に接続することにより第2負荷の抵抗値を可変設定す
る。半導体スイッチの端子間電圧(即ち、電力供給経路
の電流)が正常状態から逸脱している程度を判定する際
の基準電圧生成手段の設定値、換言すれば短絡故障等に
よる過電流判定を行うための基準は、第2負荷の抵抗値
を変えることによって行うことができる。例えば、第2
負荷をチップ上に形成する場合には、チップ内部に複数
個の抵抗を設置し、チップをパッケージするとき、また
はベアチップ実装するときに選択接続することにより上
記基準電圧生成手段の設定値(基準)を目標の仕様に設
定することが可能となる。これにより、電源供給制御装
置を集積化する場合でも1種類のチップで複数の仕様を
カバーすることが可能となる。また抵抗の可変設定によ
り、負荷の種別(ヘッドランプ、駆動モータ等)に応じ
た完全短絡、不完全短絡の切り分けを確実に検出するこ
とが可能となり、短絡故障に対する保護を精度良く行う
ことができる。
【0030】また特に、請求項7に係る発明では、負荷
に直列接続または第2負荷に並列接続された可変抵抗を
具備し、該可変抵抗の抵抗値を変えることにより第2負
荷の抵抗値を等価的に可変設定する。例えば、第2負荷
をチップ上に形成する場合には、チップ外部に並列接続
の可変抵抗を設置し、該可変抵抗を調整することにより
上記基準電圧生成手段の設定値(基準)を目標の仕様に
設定することが可能となる。これにより、電源供給制御
装置を集積化する場合でも1種類のチップで複数の仕様
をカバーすることが可能となる。また抵抗の可変設定に
より、負荷の種別(ヘッドランプ、駆動モータ等)に応
じた完全短絡、不完全短絡の切り分けを確実に検出する
ことが可能となり、短絡故障に対する保護を精度良く行
うことができる。
【0031】また特に、請求項8に係る発明では、制御
手段において、検出された端子間電圧と基準電圧との差
が第1しきい値を超えたときに半導体スイッチをオフ制
御し、検出された端子間電圧と基準電圧との差が第2し
きい値を下回ったときに半導体スイッチをオン制御する
のが望ましい。
【0032】特に、請求項9に係る発明のように、半導
体スイッチが過熱した場合に該半導体スイッチをオフ制
御して保護する過熱保護手段を備える場合には、ある程
度の短絡抵抗を持つ不完全短絡が発生したとき、制御手
段により、半導体スイッチのオン/オフ制御を繰り返し
行って電流を大きく変動させ、半導体スイッチの周期的
な発熱作用によって過熱保護手段による半導体スイッチ
の遮断を速めることができる。とりわけ電源供給制御装
置によれば、従来マイコン等のプログラム処理によって
しか行えなかった不完全短絡(レアショート)発生時の
異常電流に対して、マイコン等の外部からの制御無しに
電源供給制御装置自身のハードウェア回路のみによる対
処が可能であり、高速応答を実現できる。
【0033】また、請求項10に係る発明では、半導体
スイッチ、第2半導体スイッチおよび第2負荷を含む基
準電圧生成手段、検出手段、制御手段または過熱保護手
段を、同一チップ上に形成するのが望ましい。このよう
に同一チップ上で集積することにより、装置の回路構成
を小型化でき、実装スペースを縮小できるとともに、装
置コストを削減できる。また、同一チップ上に半導体ス
イッチおよび第2半導体スイッチを形成することによ
り、温度ドリフトやロット間のバラツキによる影響を除
去(削減)することができる。
【0034】なお、半導体スイッチの電源側端子および
制御信号入力端子と、基準電圧生成手段の第2半導体ス
イッチの電源側端子および制御信号入力端子とをそれぞ
れ互いに接続し、第2半導体スイッチの負荷側端子を負
荷とは独立した第2負荷に接続した構成とすれば、半導
体スイッチの負荷側端子電位と第2半導体スイッチの負
荷側端子電位を比較することにより、電力供給経路に流
れる電流が正常範囲か異常範囲かの判定を行うことがで
きる。このように、半導体スイッチおよび第2半導体ス
イッチの端子を共通化することにより、同一チップへの
集積化を容易に実現することが可能となる。
【0035】また、請求項11に係る発明では、制御手
段による半導体スイッチのオン/オフ制御の周期を制御
用クロックとして使用する。これにより、制御用クロッ
クに専用の発振回路が不要となる。また、半導体スイッ
チをFETで実現した場合、負荷電流の変化に対するド
レイン−ソース間電圧の変化はピンチオフ領域の方がオ
ーミック領域より大きいので、FETがオン/オフ制御
の間はピンチオフ領域でオフ領域に遷移する(ピンチオ
フ領域をパスしてオーミック領域でオフ状態に遷移する
ことはない)こととなり、したがって、FETのオン/
オフ制御の周期が安定したものとなり、制御クロックと
して安定したクロックが得られることになる。
【0036】
【発明の実施の形態】以下、本発明の実施の形態例を、
図1乃至図8を参照して詳細に説明する。以下の説明で
は、電流振動型遮断機能付きスイッチング回路は、例え
ば自動車においてバッテリからの電源を選択的にランプ
等の各負荷に供給して、負荷への電力供給を制御する装
置に適用した実施の形態例について説明するが、本発明
はこのような形態に限定されるものではなく、電源から
負荷への電力供給をスイッチング制御する電流振動型遮
断機能付きスイッチング回路であればどのような形態で
あっても適用可能である。
【0037】ここで、図1は本発明の実施形態の電流振
動型遮断機能付きスイッチング回路の回路構成図、図2
は実施形態で使用する半導体スイッチ(サーマルFE
T)の詳細な回路構成図、図3、図4および図5は実施
形態の電流振動型遮断機能付きスイッチング回路が利用
する原理を説明する説明図、図6は短絡故障時および通
常動作時の実施形態の電流振動型遮断機能付きスイッチ
ング回路における半導体スイッチの電流と電圧を例示す
る波形図である。
【0038】本発明の実施形態の電流振動型遮断機能付
きスイッチング回路について、図1を参照して説明する
と、本実施形態の電流振動型遮断機能付きスイッチング
回路は、電源101の出力電圧VBを負荷102に供給
する経路に、半導体スイッチとしてのサーマルFETQ
AのドレインD−ソースSを直列接続した構成である。
ここで、サーマルFETQAにはDMOS構造のNMO
S型を使用しているがPMOS型でも実現可能である。
【0039】また同図において、サーマルFETQAを
駆動制御する部分については、FETQB、抵抗R1〜
R10、ツェナーダイオードZD1、ダイオードD1、
コンパレータCMP1、駆動回路111およびスイッチ
SW1を備えた構成である。
【0040】負荷102は例えばランプ、ワイパーの駆
動モータ等々であり、デューティ制御可能なものであ
る。駆動回路111には、コレクタ側が電位VPに接続
されたソーストランジスタQ5と、エミッタ側が接地電
位(GND)に接続されたシンクトランジスタQ6とを
直列接続して備え、ソーストランジスタQ5およびシン
クトランジスタQ6をオン・オフ制御して、サーマルF
ETQAを駆動制御する信号を出力する。
【0041】トランジスタQ7は、エミッタが接地電位
(GND)に接続され、コレクタが抵抗R9の一方の端
子に接続され、抵抗R9の他方の端子は電位VPに接続
されている。トランジスタQ8は、エミッタが抵抗R8
のサーマルFETQA側に接続され、コレクタが抵抗R
8の駆動回路111側に接続され、ベースが抵抗R10
の一方の端子に接続され、抵抗R10の他方の端子はト
ランジスタQ7のコレクタに接続されている。また、ス
イッチSW1のオン/オフ切換えにより、トランジスタ
Q7をオン/オフ制御する。
【0042】ターンオフ時にトランジスタQ8が働く
(バイパスとして機能する)ようにすれば、図7のダイ
オードD100を挿入したのと同じ効果が保てる。通常
時(非デューティ制御時)にはトランジスタQ8をオフ
としておく、このことによってワイヤーハーネス等の負
荷102がデッドショートした時、ある時間の電流制限
でサーマルシャットダウンが働くので、負荷102に無
駄なエネルギーを流すことが無くなる。一方、デューテ
ィ制御時にはSW1をオンし、トランジスタQ7、Q8
をオンさせることにより、電流波形が図8(b)に示す
ようになり、サーマルFETQAの発熱ロスを抑え、サ
ーマルシャットダウン制御を行わないようにして、サー
マルFETQAの信頼性を上げることができる。なお図
中、VBは電源101の出力電圧であり、例えば12
[V]である。また、VPはチャージポンプの出力電圧
であり、例えばVB+10[V]である。
【0043】半導体スイッチとしてのサーマルFETQ
Aは、より詳しくは図2に示すような構成を備えてい
る。図2において、サーマルFETQAは、内蔵抵抗R
G、温度センサ121、ラッチ回路122および過熱遮
断用FETQSを備えている。なお、ZD1はゲートG
−ソースS間を12[V]に保ってゲートGに過電圧が
印加されようとした場合にこれをバイパスさせるツェナ
ーダイオードである。
【0044】つまり、本実施形態で使用するサーマルF
ETQAは、サーマルFETQAが規定以上の温度まで
上昇したことが温度センサ121によって検出された場
合には、その旨の検出情報がラッチ回路122に保持さ
れ、ゲート遮断回路としての過熱遮断用FETQSがオ
ン動作となることによって、サーマルFETQAを強制
的にオフ制御する過熱遮断機能を備えている。
【0045】温度センサ121は4個のダイオードが継
続接続されてなり、実装上、温度センサ121はサーマ
ルFETQAの近傍に配置形成されている。サーマルF
ETQAの温度が上昇するにつれて温度センサ121の
各ダイオードの抵抗値が減少するので、FETQ51の
ゲート電位が“L”レベルとされる電位まで下がると、
FETQ51がオン状態からオフ状態に遷移する。これ
により、FETQ54のゲート電位がサーマルFETQ
Aのゲート制御端子(G)の電位にプルアップされ、F
ETQ65がオフ状態からオン状態に遷移して、ラッチ
回路122に“1”がラッチされることとなる。このと
き、ラッチ回路122の出力が“H”レベルとなって過
熱遮断用FETQSがオフ状態からオン状態に遷移する
ので、サーマルFETQAの真のゲート(TG)の電位
レベルが“L”レベルとなって、サーマルFETQAが
オン状態からオフ状態に遷移して、過熱遮断されること
となる。
【0046】また、本実施形態の電流振動型遮断機能付
きスイッチング回路では、負荷102またはサーマルF
ETQAのドレインD−ソースS間において発生する短
絡故障による過電流、或いは不完全短絡故障による異常
電流に対する保護機能をも備えている。以下、図1を参
照して、この保護機能を実現する構成について説明す
る。
【0047】先ず、特許請求の範囲にいう基準電圧発生
手段は、FET(第2半導体スイッチ)QBおよび抵抗
(第2負荷)Rrで構成されている。FETQBのドレ
インおよびゲートはそれぞれサーマルFETQAのドレ
イン(D)および真のゲート(TG)に接続され、FE
TQBのソース(SB)は抵抗Rrの一方の端子に接続
され、抵抗Rrの他の端子は接地電位(GND)に接続
されている。このように、FETQBおよびサーマルF
ETQAのドレイン(D)およびゲート(TG)を共通
化することにより同一チップ(110a)への集積化を
容易にすることができる。
【0048】また、FETQBおよびサーマルFETQ
Aは同一プロセスで同一チップ(110a)上に形成さ
れたものを使用することとして、温度ドリフトやロット
間のバラツキの影響を除去(削減)するようにしてい
る。また、FETQBの電流容量がサーマルFETQA
の電流容量よりも小さくなるように、それぞれのFET
を構成する並列接続のトランジスタ数を(FETQBの
トランジスタ数:1個)<(サーマルFETQAのトラ
ンジスタ数:1000個)となるように構成している。
【0049】さらに、抵抗Rrの抵抗値は、後述のよう
に負荷102の抵抗値×(FETQBのトランジスタ
数:1個/サーマルFETQAのトランジスタ数:10
00個)の値となるように設定される。この抵抗Rrの
設定により、サーマルFETQAに正常動作の負荷電流
(5[mA])が流れたときと同じドレイン−ソース間
電圧VDSをFETQBに発生させることができる。ま
た、以上のような回路規定により、FETQBおよび抵
抗Rrで構成される基準電圧発生手段の構成を極力小型
化することができ、実装スペースを縮小して装置コスト
を低減することができる。
【0050】可変抵抗RVはサーマルFETQAのソー
スSAと抵抗R1,R2の分圧…との間に負荷102に
対して直列に接続されている。可変抵抗RVの抵抗値を
変えることにより第2負荷の抵抗値を等価的に可変設定
する。即ち、チップ110aの外部に可変抵抗RVを設
置し、該可変抵抗RVを調整することにより基準電圧生
成手段の設定値(基準)を目標の仕様に設定することが
可能となる。これにより、アナログ集積化する場合でも
1種類のチップ110aで複数の仕様をカバーすること
が可能となる。
【0051】コンパレータCMP1は、特許請求の範囲
にいう検出手段の一部を成す。コンパレータCMP1の
“+”入力端子には、サーマルFETQAのドレインD
−ソースS間電圧VDSを抵抗R1と抵抗R2および可変
抵抗RVの並列抵抗(R2‖RV)とで分圧した電圧が
抵抗R5を介して供給されている。また、コンパレータ
CMP1の“−”入力端子には、FETQBのソース電
圧VSが供給されている。つまり、これら“+”および
“−”の両入力端子に供給される電位がほぼ一致したと
きに出力は有効(“H”レベル)となり、一致しないと
きに無効(“L”レベル)となる。なお、後述のよう
に、コンパレータCMP1は一定のヒステリシスを持っ
ている。
【0052】次に、以上説明した本実施形態の電流振動
型遮断機能付きスイッチング回路の回路構成を踏まえ
て、電源供給制御方法を説明する。具体的な動作説明を
行う前に、図3、図4および図5を参照して、本実施形
態の電流振動型遮断機能付きスイッチング回路および電
源供給制御方法が利用する原理について説明する。ここ
で、図3はオフ状態からオン状態への遷移時のドレイン
−ソース間電圧の立ち下がり特性の説明図、図4は概念
的回路図、図5はサーマルFETのドレイン電流とゲー
ト−ソース間電圧との特性を説明する説明図である。
【0053】半導体スイッチとしてサーマルFETQA
を使用した場合、電源101から負荷102への電力供
給経路は、概念的に図4に示すような回路として表され
る。負荷102には電力供給経路の配線インダクタンス
L0と配線抵抗R0とを含む。なお、経路または負荷1
02において短絡故障が発生した場合にはR0には短絡
抵抗も含まれることとなる。ここで短絡抵抗は、本実施
形態が適用対象としている自動車において負荷102を
ヘッドライトと仮定した場合には、上述の完全短絡(デ
ッドショート)の場合に約40[mΩ]以下であり、不
完全短絡の場合は約40〜500[mΩ]である。
【0054】このような電力供給経路の一部を成すサー
マルFETQAのドレイン−ソース間電圧VDSは、サー
マルFETQAがオフ状態からオン状態へ遷移する際の
立ち下がり電圧特性として、図3に示す如くなる。即
ち、短絡の場合、基準負荷(通常動作)の場合、負荷1
02が抵抗1[KΩ]の場合についての立ち下がり電圧
特性である。このように、立ち下がり特性は、電力供給
毛色および負荷の状態、即ち、経路が持つ配線インダク
タンス並びに配線抵抗および短絡抵抗に基づく時定数に
応じて変化する。
【0055】このようなドレイン−ソース間電圧VDSの
特性の変化を利用して過電流検出を行う手法として、以
下で説明する手法の他に、所定タイミングで所定しきい
値との比較を行って過電流検出を行う手法が考えられる
が、所定タイミングを規定する手段および所定しきい値
との比較手段を構成するために、コンデンサや複数の抵
抗といった部品を必要とし、これらの部品がばらつくと
検出誤差となってしまうという問題がある。また、コン
デンサが必要であり、該コンデンサはチップ内に搭載で
きないことから、外付け部品が必要となり、装置コスト
のアップ要因となってしまうという問題もあった。
【0056】図3において、サーマルFETQAがオン
状態に遷移してドレイン−ソース間電圧VDSが飽和する
までの期間は、サーマルFETQAはピンチオフ領域で
動作する。
【0057】また、負荷102の抵抗が1[KΩ]のと
きのドレイン−ソース間電圧VDSの変化について、次の
ように考察できる。つまり、第1に、例えばサーマルF
ETQAに日立製の「HAF2001」を使用した場
合、ドレイン電流ID=12[mA]だから、ゲート−
ソース間電圧VTGSは、ほぼしきい値電圧1.6[V]
に維持される。第2に、駆動回路111によるゲート
(G)への充電は継続されるから、このまま行くとゲー
ト−ソース間電圧VTGSは上昇して行ってしまうが、ド
レイン−ソース間電圧VDSが低下して、ゲート−ドレイ
ン間の容量値CGDを増大させるので、ゲート−ソース間
電圧VTGSに達する電荷を吸収してしまうことになる。
即ち、ドレイン−ソース間電圧VDSはゲート−ソース間
電圧VTGSに達した電荷が電位上昇を生じさせないだけ
の容量を発生させるような速度で降下することになる。
これにより、ゲート−ソース間電圧VTGSは約1.6
[V]に維持される。
【0058】また、負荷抵抗=1[KΩ]時のドレイン
−ソース間電圧VDSの変化について、次のような解釈も
可能である。つまり、サーマルFETQAがオン状態に
遷移した後の各経過時点で、駆動回路111によってゲ
ート(G)に送られる充電電荷を吸収し、真のゲート
(TG)の電圧VTGSを一定に保つようなドレイン−ソ
ース間電圧VDSの値を表している。したがって、ある経
過時間の後にドレイン−ソース間得電圧VDSが図3の負
荷抵抗=1[KΩ]時の曲線より上側にあれば、ゲート
−ソース間電圧VTGSは1.6[V]よりも高くなって
いることを意味する。
【0059】なお、ドレイン−ソース間電圧VDSは図3
の負荷抵抗=1[KΩ]時の曲線より下側に来ることは
ない。
【0060】さらに、図3の負荷抵抗=1[KΩ]時の
曲線からの距離をΔVDSGAPとすると、ΔVDSGAP×CGD
分の電荷をゲート−ソース間電圧VTGSから引き去れ
ば、ゲート−ソース間電圧VTGSは1.6[V]になる
ことを意味する。換言すれば、ゲート−ソース間電圧V
TGSは1.6[V]からこの電荷分だけ電位が上昇して
いることを意味する。このことを式で示せば次式とな
る。
【0061】 VTGS−1.6=ΔVDSGAP×CGD/(CGS×CGD) 即ち、ΔVDSGAPは(ゲート−ソース間電圧VTGS−1.
6[V])に比例する。
【0062】また、ゲート−ソース間電圧VTGSとドレ
イン電流IDとの間には、図5の特性に示すように、比
例に近い1対1の関係がある。ここで、図5の特性は日
立製の「HAF2001」のものであり、図中のVGSは
ここではゲート−ソース間電圧VTGSに相当する。した
がって、ΔVDSGAPは図5の特性に示されるような対応
関係に基づいてドレイン電流IDを表すということがで
きる。図5において、ドレイン電流ID=10[A]近
辺の分解能は約80[mV/A]である。即ち、1
[A]のドレイン電流IDが80[mV]のゲート−ソ
ース間電圧VTGSに対応し、±5[A]のドレイン電流
IDの変化に対して±0.4[V]のゲート−ソース間
電圧VTGSの変化が対応する。なお、この分解能は従来
例においてシャント抵抗RS=80[mΩ]相当の分解
能に相当する。
【0063】なお、ドレイン電流IDがゼロの時はゲー
トを充電する回路およびミラー容量だけでドレイン−ソ
ース間電圧VDSの曲線は決まるが、ドレイン電流IDが
流れると、回路のインダクタンスLCおよび回路全体の
抵抗RCの影響を受けることになる。完全短絡(デッド
ショート)のようにドレイン電流IDが大きくなると、
ドレイン電流IDの立ち上り勾配はインダクタンスLC
および抵抗RCでほぼ決まるので、ドレイン電流IDの
立ち上り勾配は一定値に収れんし、したがってゲート−
ソース間電圧VTGSの曲線も収れんすることとなる。
【0064】図5に示される特性には温度の特異点が存
在する。日立製の「HAF2001」の場合、ドレイン
電流ID=15[A]、ゲート−ソース間電圧VTGS=
3.3〜3.4[V]の付近である。通常の正常負荷電
流はほぼ15[A]以下なので、特異点の下側に来るこ
とになる。この下側の領域では、同じドレイン電流ID
に対し、温度上昇に応じてゲート−ソース間電圧VTGS
は小さくなる。したがって、高温条件下でも誤作動が低
減されることになり有利といえる。
【0065】また、ゲートを充電する回路が異なると、
同じ負荷電流に対してドレイン−ソース間電圧VDSの曲
線は変わってくる。したがって、ゲート充電電流は常に
同じ条件に保つ必要がある。なお、ゲート充電電流を減
らせばドレイン−ソース間電圧VDSの曲線は上方にシフ
トすることになる。この性質を利用して、同じドレイン
電流IDに対してドレイン−ソース間電圧VDSを増大さ
せるようにすれば、過熱遮断保護機能による過熱遮断を
促進させることができる。後述の過熱遮断促進回路(過
熱遮断促進手段)はこれを利用したものである。
【0066】次に、以上の考案を踏まえて、本実施形態
の電流振動型遮断機能付きスイッチング回路の動作を説
明する。先ず、サーマルFETQAおよび基準電圧生成
手段(FETQB、抵抗Rr)について説明する。サー
マルFETQAおよびFETQBがピンチオフ領域で動
作しているときは、カレントミラー(Current mirror)
回路が構成され、ドレイン電流IDGA=1000×ドレ
イン電流IDGSとなる。
【0067】したがって、サーマルFETQAのドレイ
ン電流としてIDQA=5[A]、FETQBのドレイン
電流としてIDQB=5[mA]がそれぞれ流れていると
きは、サーマルFETQAおよびFETQBのそれぞれ
のドレイン−ソース間電圧VDSとゲート−ソース間電圧
VTGSは一致する。即ち、VDSA=VDSB、VTGSA=VTGS
Bとなる。ここで、VDSA,VDSBはそれぞれサーマルF
ETQA,FETQBのドレイン−ソース間電圧であ
り、VTGSA,VTGSBはそれぞれサーマルFETQA,F
ETQBのゲート−ソース間電圧である。
【0068】したがって、FETQBが完全にオン状態
に遷移しているときは、抵抗Rrの両端にほぼ電源電圧
VBが印加されるから、サーマルFETQAに接続する
5[A]負荷に等価なFETQBの負荷として、抵抗R
rの抵抗値は、Rr=12[V]/5[mA]=1.4
[KΩ]として決定される。
【0069】このように、ここでは、サーマルFETQ
Aに5[A]の負荷電流が流れたときのドレイン−ソー
ス間電圧VDSの値(曲線)を基準とするが、サーマルF
ETQAに対してトランジスタ数比(=電流容量比)の
小さいFETQBを用いて基準電圧生成手段を構成する
ことにより、基準電圧生成手段をより小型化して、小さ
なチップ占有面積で要求機能を実現できるわけである。
さらに、上述のように、FETQBとサーマルFETQ
Aと同一プロセスで、同一チップ上に構成することによ
り、ロット間ばらつき、温度ドリフトの影響を除去する
ことができて、検出精度を大幅に改善できる。
【0070】次に、ピンチオフ領域における動作につい
て説明する。サーマルFETQAがオン状態に遷移する
と、ドレイン電流IDQAは回路抵抗で決まる最終負荷電
流値を目指して立ち上がって行く。また、サーマルFE
TQAのゲート−ソース間電圧VTGSAは、ドレイン電流
IDQAで決まる値を取り、ドレイン−ソース間電圧VDS
Aの低下によるコンデンサ容量CGDのミラー効果でブレ
ーキをかけられながら、これも立ち上がっていく。さら
に、FETQBのゲート−ソース間電圧VTGSBは、ドレ
イン電流IDQB=5[mA](ドレイン電流IDQA=5
[A]に相当)までは、ゲート−ソース間電圧VTGSB=
VTGSAで増加して行くが、それ以降はドレイン電流ID
QB=5[mA]一定になるため(ピンチオフ領域内で一
定になる)、ゲート−ソース間電圧VTGSBも一定にな
り、日立製の「HAF2001」の場合は、約2.7
[V]一定になる。
【0071】また、サーマルFETQAのゲート−ソー
ス間電圧VTGSAは、ドレイン電流IDQAの増加に応じて
大きくなって行くので、ゲート−ソース間電圧はVTGSB
<VTGSAとなる。また、VDSA=VTGSB+VTGD、VDSB
=VTGSB+VTGDの関係があるから、VDSA−VDSB=VT
GSA−VTGSBとなる。ここで、ゲート−ソース間電圧の
差VTGSA−VTGSBは、ドレイン電流IDQA−5[A]を
表わすから、ドレイン−ソース間電圧の差VDSA−VDSB
を検出することにより、ドレイン電流IDQA−5[A]
を得ることができる。
【0072】FETQBのドレイン−ソース間電圧VDS
BはコンパレータCMP1に直接入力され、サーマルF
ETQAのドレイン−ソース間電圧VDSAはR1と抵抗
R2で分圧した値(ここでは可変抵抗RVについて考慮
に入れないものとする)がコンパレータCMP1に入力
される。即ち、 VDSA×R1/(R1+R2) …(1) がコンパレータCMP1に入力されることになる。サー
マルFETQAがオン状態に遷移した直後は、FETQ
Bのドレイン−ソース間電圧VDSB>(1)であるが、
サーマルFETQAのドレイン電流IDQAが増加するに
連れて(1)は増加し、ついにはFETQBのドレイン
−ソース間電圧VDSBより大きくなり、この時、コンパ
レータCMP1の出力は“H”レベルから“L”レベル
に変化して、サーマルFETQAをオフ状態に遷移させ
る。
【0073】なお、コンパレータCMP1では、ダイオ
ードD1と抵抗R5でヒステリシスが形成されている。
サーマルFETQAがオフ状態に遷移したとき、駆動回
路111のシンクトランジスタQ6によりゲート電位は
接地され、ダイオードD1のカソード側電位は、VDSA
−0.7[V](ツェナーダイオードZD1の順方向電
圧)になるので、抵抗R1→抵抗R5→ダイオードD1
の経路で電流が流れ、コンパレータCMP1の“+”入
力端子の電位は、駆動回路111がオン制御していると
きより低下する。したがって、オフ状態に遷移したとき
より小さいドレイン−ソース間電圧の差VDSA−VDSBま
でサーマルFETQAはオフ状態を維持し、その後オン
状態に遷移することとなる。なお、ヒステリシス特性の
付け方にはいろいろな方法があるが、これはその一例で
ある。
【0074】サーマルFETQAがオフ状態に遷移する
ときのドレイン−ソース間電圧VDSAをしきい値VDSAth
とすると、次式が成立する。
【0075】
【数1】 VDSAth−VDSA=R2/R1×VDSB(at 5[mA]) …(2) 過電流判定値は(2)式で決まることになる。なお、過
電流判定値を変更するには、チップ110a外部に接地
されている抵抗R2に並列接続の可変抵抗RVを調整す
る。この調整により過電流判定値を下方にシフトさせる
ことができる。
【0076】次に、オーミック領域(3極管特性領域)
における動作について説明する。配線が正常な状態で、
サーマルFETQAがオン状態に遷移すると、サーマル
FETQAは連続的にオン状態を維持することとなるの
で、ゲート−ソース間電圧VTGSA、VTGSBは10[V]
近くまで達し、サーマルFETQA,FETQBともオ
ーミック領域で動作する。
【0077】この領域ではドレイン−ソース間電圧VDS
とドレイン電流IDの間には1対1の関係は無くなる。
日立製の「HAF2001」の場合、オン抵抗はドレイ
ン−ソース間電圧VDS=10[V」のとき、RDS(ON)
=30[mΩ]であるので、次式となる。
【0078】
【数2】 VDSB=5[A]×30[mΩ]=0.15[V] VDSA=IDQA×30[mΩ] VDSA−VDSB=30[mΩ]×(IDQA−5[A]) …(3) また、配線の短絡等でドレイン電流IDQAが増加すると
式(3)の値が大きくなり、過電流判定値を超えるとサ
ーマルFETQAをオフ状態に遷移させる。この後は上
記ピンチオフ領域の状態に映り、サーマルFETQAは
オン状態およびオフ状態への遷移を繰り返して、最終的
に過熱遮断に至る。なお、過熱遮断に至る前に、配線が
正常に復帰すれば(間欠的短絡故障の例)、サーマルF
ETQAは連続的にオン状態を維持するようになり、オ
ーミック領域の動作に戻る。
【0079】図6には、本実施形態の電流振動型遮断機
能付きスイッチング回路におけるサーマルFETQAの
電流と電圧の波形図を例示している。ここで、図6
(a)はドレイン電流ID(A)を、図6(b)ドレイ
ン−ソース間電圧VDSをそれぞれ示し、図中、は完全
短絡(デッドショート)の場合、は通常動作の場合、
は不完全短絡の場合である。
【0080】完全短絡(デッドショート)が発生してい
る場合(図中)には、サーマルFETQAがオフ状態
からオン状態に遷移したときに、ドレイン電流IDが急
激に流れるが、サーマルFETQAのオン状態を継続し
て、サーマルFETQAを過熱させ、過熱遮断の保護機
能、即ち過熱遮断用FETQSのオン状態への遷移によ
ってサーマルFETQAを過熱遮断させる。
【0081】また、ある程度の短絡抵抗を持つ不完全短
絡が発生している場合(図中)には、上述のようにサ
ーマルFETQAのオン/オフ制御を繰り返し行って、
ドレイン電流IDを大きく変動させ、サーマルFETQ
Aの周期的な発熱作用によって、過熱遮断の保護機能、
即ち加熱遮断用FETQSのオン状態への遷移によって
サーマルFETQAを過熱遮断を速めている。
【0082】以上説明したように、本実施形態の電流振
動型遮断機能付きスイッチング回路では、電流検出を行
うために電力の供給経路に直列接続される従来のような
シャント抵抗を不要とし、シャント抵抗を用いずに高精
度の過電流検出が可能であり、装置全体としての熱損失
を抑えることができ、また、完全短絡による過電流検出
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をもハードウ
ェア回路によって連続的に検出可能である。
【0083】また、不完全短絡の場合、サーマルFET
QAのオン/オフ制御を繰り返し行って電流を大きく変
動させ、半導体スイッチの周期的な発熱作用によって過
熱保護機能によるサーマルFETQAの遮断(オフ制
御)を速めることができる。さらに、マイコンを用いな
いハードウェア回路にみで構成して半導体スイッチのオ
ン/オフ制御を行えるため、電流振動型遮断機能付きス
イッチング回路の実装スペースを縮小でき、装置コスト
を大幅に削減することができる。
【0084】また、本実施形態と同様に、ドレイン−ソ
ース間電圧VDSの特性の変化を利用するものの所定タイ
ミングで所定しきい値との比較を行って過電流検出を行
う他の手法と比較して、コンデンサや複数の抵抗といっ
た部品が不要になるので、該部品のバラツキによる検出
誤差がより低減できるとともに、チップ110aに対す
る外付けコンデンサも不要であることから、実装スペー
スおよび装置コストをより削減することができる。
【0085】さらに、可変抵抗RVの調整により、負荷
102の種別(ヘッドランプ、駆動モータ等)に応じた
完全短絡、不完全短絡の切り分けを確実に検出すること
が可能となり、短絡故障に対する保護を精度良く行うこ
とができる。
【0086】以上説明した実施形態に係る電流振動型遮
断機能付きスイッチング回路の構成においては、スイッ
チング素子、即ちサーマルFETQA,FETQB、ト
ランジスタQ5,Q6、過熱遮断用FETQSおよびF
ETQ11〜Q54としてnチャネル型のものを使用し
たが、本発明に係る電流振動型遮断機能付きスイッチン
グ回路の構成はこれに限定されるものではなく、pチャ
ネル型のものを使用してもよい。但し、各スイッチング
素子のオン/オフ制御を行うゲート電位が“L”/
“H”レベルに逆転することに伴う回路変更が必要とな
る。
【0087】
【発明の効果】以上説明したように、本発明の電流振動
型遮断機能付きスイッチング回路によれば、電源から負
荷への電力供給を半導体スイッチによってスイッチング
制御する際に、基準電圧生成手段(基準電圧生成ステッ
プ)により半導体スイッチに所定の負荷を接続した状態
における該半導体スイッチの端子間電圧の電圧特性と等
価な電圧特性を持つ基準電圧を生成し、半導体スイッチ
の端子間電圧と基準電圧との差を検出手段(検出ステッ
プ)によって検出し、制御手段(制御ステップ)により
該検出さwれた端子間電圧と基準電圧との差に応じて半
導体スイッチをオン/オフ制御することとし、また基準
電圧生成手段を、第2半導体スイッチと第2負荷とを直
列接続した回路を半導体スイッチおよび負荷に並列に接
続して構成し、第2半導体スイッチの端子間電圧を基準
電圧として生成して、半導体スイッチの端子間電圧と基
準電圧生成手段(基準電圧生成ステップ)によって生成
された基準電圧(正常状態)との差を検出することによ
って、電力供給経路の一部を成す半導体スイッチの端子
間電圧(即ち、電力供給経路の電流)が正常状態から逸
脱している程度を判定することとしたので、従来のシャ
ント抵抗を不要として装置の熱損失を抑え、また、完全
短絡による過電流のみならず、ある程度の短絡抵抗を持
つ不完全短絡などのレアショートが発生した場合の異常
電流をもハードウェア回路またはマイコン等のプログラ
ム処理によって連続的に検出でき、特に半導体スイッチ
のオン/オフ制御をハードウェア回路で構成した場合は
マイコンも不要であるため、実装スペースを縮小できる
とともに、装置コストを大幅に削減することができる。
また、デューティ制御時にはバイパス用の整流素子をオ
ンとして発熱ロスを抑えて、サーマルシャットダウン制
御をせず電流振動型遮断機能付きスイッチング回路の信
頼性を向上させる。
【0088】また、本発明によれば、第2半導体スイッ
チの電流容量が半導体スイッチの電流容量よりも小さく
なるように設定し、負荷および第2負荷の抵抗値比が半
導体スイッチおよび第2半導体スイッチの電流容量比と
等価となるように設定することとしたので、第2半導体
スイッチおよび第2負荷を持つ基準電圧生成手段の回路
構成を小型化でき、実装スペースを縮小できるととも
に、装置コストを削減できる。
【0089】また、本発明によれば、第2負荷に複数個
の抵抗を具備して該複数個の抵抗を選択的に接続する
か、或いは、負荷に直列接続または第2負荷に並列接続
された可変抵抗を具備し、該可変抵抗の抵抗値を変える
ことにより、第2負荷の抵抗値を等価的に可変設定し
て、基準電圧生成手段の設定値(基準)を目標の仕様に
設定することとしたので、1種類のチップで複数の仕様
をカバーすることができ、負荷の種別に応じた完全短
絡、不完全短絡の切り分けを確実に検出することが可能
となり、短絡故障に対する保護を精度良く行うことがで
きる。
【0090】また、本発明によれば、半導体スイッチが
過熱した場合に該半導体スイッチをオフ制御して保護す
る過熱保護手段(過熱保護ステップ)を備え、ある程度
の短絡抵抗を持つ不完全短絡が発生したとき、制御手段
(制御ステップ、即ちオフ制御ステップおよびオン制御
ステップ)により、半導体スイッチのオン/オフ制御を
繰り返し行って電流を大きく変動させ、半導体スイッチ
の周期的な発熱作用によって過熱保護手段(過熱保護ス
テップ)による半導体スイッチの遮断を速めることはで
きるので、不完全短絡発生時の異常電流に対して高速な
応答を実現できる。
【0091】また、本発明によれば、半導体スイッチ、
第2半導体スイッチおよび第2負荷を含む基準電圧生成
手段、検出手段、制御手段または過熱保護手段を、同一
チップ上で集積化することにより、装置の回路構成を小
型化でき、実装スペースを縮小できるとともに、装置コ
ストを削減でき、また、同一チップ上に半導体スイッチ
および第2半導体スイッチを形成することにより、温度
ドリフトやロット間のバラツキによる影響を除去(削
減)することができる。
【0092】また、本発明によれば、制御手段による半
導体スイッチのオン/オフ制御の周期を制御用クロック
として使用するので、制御用クロック専用の発振回路を
不要とすることができ、また、半導体スイッチ(FE
T)のオン/オフ制御の周期が安定していることから、
制御クロックとして安定したクロックを得ることができ
る。
【図面の簡単な説明】
【図1】本発明の実施形態の電流振動型遮断機能付きス
イッチング回路の構成図である。
【図2】実施形態で使用する半導体スイッチ(サーマル
FET)の詳細な回路構成図である。
【図3】実施形態の電源供給制御装置および電源供給制
御方法が利用する原理を説明する説明図(その1)であ
り、オフ状態からオン状態への遷移時のドレイン−ソー
ス間電圧の立ち下がり特性の説明図である。
【図4】実施形態の電源供給制御装置および電源供給制
御方法が利用する原理を説明する説明図(その2)であ
り、概念的回路図である。
【図5】実施形態の電源供給制御装置および電源供給制
御方法が利用する原理を説明する説明図(その3)であ
り、サーマルFETのドレイン電流とゲート−ソース間
電圧との特性を説明する説明図である。
【図6】短絡故障時および通常動作時の実施形態の電源
供給制御装置における半導体スイッチの電流(a)と電
圧(b)を例示する波形図である。
【図7】従来の電源供給制御装置の構成図である。
【図8】デューティ制御又は通常制御、ダイオード有り
又は無しのそれぞれの場合における電流の特性を示す図
である。
【符号の説明】
101 電源 102 負荷 110a チップ構成部分 111 駆動回路(制御手段) QA サーマルFET(半導体スイッチ) RG 内部抵抗 QB FET(第2半導体スイッチ) Rr 抵抗(第2負荷) Q5〜Q8 トランジスタ CMP1 コンパレータ(検出手段) R1〜10 抵抗 RV 可変抵抗 ZD1 ツェナーダイオード D1 ダイオード 121 温度センサ 122 ラッチ回路 QS 過熱遮断用FET SW1 スイッチ VB 電源電圧 VP チャージポンプ出力電圧
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成11年3月24日(1999.3.2
4)
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
フロントページの続き Fターム(参考) 5H430 BB01 BB05 BB09 BB13 EE06 EE17 FF11 GG03 HH02 KK13 LA10 LA13 LA15 LA26 LB02 5H730 AA20 AS13 BB13 DD04 DD28 FD01 FG01 XX03 XX04 XX15 XX23 XX25 XX38 XX43 5H740 BA12 BB07 BC01 BC02 KK06 MM01 MM08 MM11

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 制御信号入力端子へ供給される制御信号
    に応じてスイッチング制御され電源から負荷への電力供
    給を制御する半導体スイッチと、 前記半導体スイッチに所定の負荷を接続した状態におけ
    る該半導体スイッチの端子間電圧の電圧特性と等価な電
    圧特性を持つ基準電圧を生成する基準電圧生成手段と、 前記半導体スイッチの端子間電圧と前記基準電圧との差
    を検出する検出手段と、 検出された端子間電圧と基準電圧との差に応じて前記半
    導体スイッチをオン/オフ制御する制御手段と、 前記制御手段と前記制御信号入力端子との間の抵抗と並
    列接続され、前記制御信号入力端子から前記制御手段へ
    向かう方向が順方向である整流素子と、 デューティ制御時か否かに応じて前記整流素子をオン/
    オフ制御する整流素子制御手段と、 を有することを特徴とする電流振動型遮断機能付きスイ
    ッチング回路。
  2. 【請求項2】 前記基準電圧生成手段は、前記半導体ス
    イッチおよび前記負荷に並列接続され、前記制御信号に
    応じてスイッチング制御される第2半導体スイッチと第
    2負荷とを直列接続した回路を備え、 前記第2半導体スイッチの端子間電圧を前記基準電圧と
    して生成することを特徴とする請求項1に記載の電流振
    動型遮断機能付きスイッチング回路。
  3. 【請求項3】 前記基準電圧生成手段の基準電圧が持つ
    電圧特性は、前記半導体スイッチおよび前記負荷に正常
    動作範囲での最大電流である目標電流が流れる状態にお
    ける電圧特性と等価であることを特徴とする請求項1ま
    たは2に記載の電流振動型遮断機能付きスイッチング回
    路。
  4. 【請求項4】 前記半導体スイッチと前記第2半導体ス
    イッチは、オフ状態からオン状態へ遷移する際の端子間
    電圧の過渡的な電圧特性について等価な特性を持つこと
    を特徴とする請求項2または3に記載の電流振動型遮断
    機能付きスイッチング回路。
  5. 【請求項5】 前記第2半導体スイッチの電流容量は前
    記半導体スイッチの電流容量よりも小さく、前記負荷お
    よび前記第2負荷の抵抗値比は前記半導体スイッチおよ
    び第2半導体スイッチの電流容量比と等価であることを
    特徴とする請求項2、3または4に記載の電流振動型遮
    断機能付きスイッチング回路。
  6. 【請求項6】 前記第2負荷は、複数個の抵抗を備え、 前記第2負荷の抵抗値は、前記複数個の抵抗の選択接続
    により可変設定されることを特徴とする請求項2、3、
    4または5に記載の電流振動型遮断機能付きスイッチン
    グ回路。
  7. 【請求項7】 前記負荷に直列接続または前記第2負荷
    に並列接続された可変抵抗を有し、電流振動型遮断機能
    付きスイッチング回路。前記第2負荷の抵抗値は、前記
    可変抵抗により可変設定されることを特徴とする請求項
    2、3、4、5または6に記載の電流振動型遮断機能付
    きスイッチング回路。
  8. 【請求項8】 前記制御手段は、検出された端子間電圧
    と基準電圧との差が第1しきい値を超えたときに前記半
    導体スイッチをオフ制御し、検出された端子間電圧と基
    準電圧との差が第2しきい値を下回ったときに前記半導
    体スイッチをオン制御することを特徴とする請求項1、
    2、3、4、5、6または7に記載の電流振動型遮断機
    能付きスイッチング回路。
  9. 【請求項9】 前記半導体スイッチが過熱した場合に該
    半導体スイッチをオフ制御して保護する過熱保護手段を
    有することを特徴とする請求項1、2、3、4、5、
    6、7または8に記載の電流振動型遮断機能付きスイッ
    チング回路。
  10. 【請求項10】 前記半導体スイッチ、前記基準電圧生
    成手段、前記検出手段、前記制御手段、前記過熱保護手
    段、前記整流素子または前記整流素子制御手段は、同一
    チップ上に形成されることを特徴とする請求項1、2、
    3、4、5、6、7、8または9に記載の電流振動型遮
    断機能付きスイッチング回路。
  11. 【請求項11】 前記制御手段による前記半導体スイッ
    チのオン/オフ制御の周期を制御用クロックとして使用
    することを特徴とする請求項1、2、3、4、5、6、
    7、8、9または10に記載の電流振動型遮断機能付き
    スイッチング回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015119560A (ja) * 2013-12-18 2015-06-25 株式会社ミツバ モータ制御回路及びモータ制御回路のショート検出方法

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