JPS584400B2 - デイジタル入力回路 - Google Patents
デイジタル入力回路Info
- Publication number
- JPS584400B2 JPS584400B2 JP52084178A JP8417877A JPS584400B2 JP S584400 B2 JPS584400 B2 JP S584400B2 JP 52084178 A JP52084178 A JP 52084178A JP 8417877 A JP8417877 A JP 8417877A JP S584400 B2 JPS584400 B2 JP S584400B2
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- JP
- Japan
- Prior art keywords
- contact
- resistor
- digital input
- input circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は悪環境例えば火山地帯などで使用されるデイジ
タル入力回路に関する。
タル入力回路に関する。
第１図は従来のデイジタル入力回路を示す図である。
１は接点、２は電源、３はデイジタル入力部の入力端子
、４は電流制限抵抗、５は接点入力部を電気的に分類す
るフォトカツプラ、６はフォトカツブラ６のコレクタ抵
抗、７は接点１のチヤタリング除却用のフィルタ、８は
選択回路、９は選択回路８をコントロールする選択信号
、１０はＣＰＵ（図示せず）に入力される１ビット分の
出力である。
、４は電流制限抵抗、５は接点入力部を電気的に分類す
るフォトカツプラ、６はフォトカツブラ６のコレクタ抵
抗、７は接点１のチヤタリング除却用のフィルタ、８は
選択回路、９は選択回路８をコントロールする選択信号
、１０はＣＰＵ（図示せず）に入力される１ビット分の
出力である。
このような構成において、外部接点１が閉じると電源Ｅ
，２により接点１、抵抗４、フォトカツブラ５のダイオ
ード部５１を通じて電流が流れる。
，２により接点１、抵抗４、フォトカツブラ５のダイオ
ード部５１を通じて電流が流れる。
この電源がフォトカツブラ５を通してフィルタ７に伝わ
り更に選択回路８でＣＰＵより出される選択信号９と論
理和かとられ、出力１０よりＣＰＵへ゛接点閉”の信号
として伝達される。
り更に選択回路８でＣＰＵより出される選択信号９と論
理和かとられ、出力１０よりＣＰＵへ゛接点閉”の信号
として伝達される。
接点が閉状態から開状態への変化も同様な方法でＣＰＵ
へ伝達される。
へ伝達される。
電源Ｅ１２としては１５Ｖ、２４Ｖ、２８Ｖ等が用いら
れる。
れる。
しかし、外部接点１の種類、設置環境によっては接点に
酸化被膜ができ、１５〜２８Ｖの電圧ではフォトカツブ
ラ５に十分な電流を流せない場合がある。
酸化被膜ができ、１５〜２８Ｖの電圧ではフォトカツブ
ラ５に十分な電流を流せない場合がある。
これをさけるには、酸化被膜を破壊するに十分に高い電
圧を印加すればよい。
圧を印加すればよい。
電源Ｅ１２を高くすれば当然抵抗４、フォトカツプラ５
を流れる電流が大きくなり、消費電力が大きくなる。
を流れる電流が大きくなり、消費電力が大きくなる。
またフォトカツブラ５を流れる電流を一定するには抵抗
４を大きくすれば良いが、電源Ｅ１２を大きくした分の
消費電力の増大はさけられない。
４を大きくすれば良いが、電源Ｅ１２を大きくした分の
消費電力の増大はさけられない。
このように従来の回路で条件の悪い場所で接点の開閉を
行なうために電源Ｅ１２を高くすると、消費電力が増大
し、熱対策のため構造が大きくなるなどの欠点があった
。
行なうために電源Ｅ１２を高くすると、消費電力が増大
し、熱対策のため構造が大きくなるなどの欠点があった
。
本発明は、上記の欠点に鑑みなされたもので、接点部に
酸化被膜が生ずるような悪環境においても所望の機能を
発揮し、かつ消費される電力は極力少なくした新規なデ
イジタル入力回路を提供することを目的とする。
酸化被膜が生ずるような悪環境においても所望の機能を
発揮し、かつ消費される電力は極力少なくした新規なデ
イジタル入力回路を提供することを目的とする。
以下本発明の一実施例を図面を参照しながら説明する。
第２図は本発明のデイジタル入力回路を示す図である。
第２図において第１図と同じものに同一符号を付し、そ
の説明は省略する。
の説明は省略する。
１１は第２の電源Ｅ２、１２はダイオードＤ１、１３は
電源Ｅ２１１によって流れる電流を制限する抵抗である
。
電源Ｅ２１１によって流れる電流を制限する抵抗である
。
このような構成において、接点１が開状態で従来、接点
１に生じていた酸化被膜は第１の電源Ｅ１２と第２の電
源Ｅ２１１を合わせた高電圧（Ｅ１＋Ｅ２）により破壊
することが出来る。
１に生じていた酸化被膜は第１の電源Ｅ１２と第２の電
源Ｅ２１１を合わせた高電圧（Ｅ１＋Ｅ２）により破壊
することが出来る。
この時の゛接点開”の信号は選択回路８を介してＣＰＵ
に取込まれる。
に取込まれる。
次に接点１が閉状態になると、電源Ｅ， ２による電流
１１は矢印１４のように流れ、電源Ｅ２１１による電流
１２は矢印１５のように流れる。
１１は矢印１４のように流れ、電源Ｅ２１１による電流
１２は矢印１５のように流れる。
この時、本回路の消費電力を少なくするために、抵抗Ｒ
３１３は次のように決める必要がある。
３１３は次のように決める必要がある。
グイオードＤ１１２の順方向降下電圧をＥＤと仮定する
と、電源Ｅ２１１と抵抗Ｒ３１３による降下電圧下電圧
ＥＤ以上になるよう抵抗Ｒ３を選ぶ。
と、電源Ｅ２１１と抵抗Ｒ３１３による降下電圧下電圧
ＥＤ以上になるよう抵抗Ｒ３を選ぶ。
即ち、（１）より
抵抗Ｒ３１３の値を（２）以上の値に設定すれは艮く、
このとき電源Ｅ２１１による消費電力は少なくなり、従
来の回路と同じ程度で済む。
このとき電源Ｅ２１１による消費電力は少なくなり、従
来の回路と同じ程度で済む。
従って、接点１が“閉状態″になると第２図の回路は、
ほぼ第１図の回路と等価となり、接点゛閉状態゛の信号
は従来と同様に選択回路８を介してＣＰＵに取込まれる
。
ほぼ第１図の回路と等価となり、接点゛閉状態゛の信号
は従来と同様に選択回路８を介してＣＰＵに取込まれる
。
以上述べたように本発明のデイジクル入力回路によれば
、悪環境下において接点に発生していた酸化被膜を高電
圧を印加することにより破壊でき、かつ同回路により消
費される電力を極めて少なくできる効果が得られる。
、悪環境下において接点に発生していた酸化被膜を高電
圧を印加することにより破壊でき、かつ同回路により消
費される電力を極めて少なくできる効果が得られる。
第１図は従来のデイジクル入力回路を示す図、第２図は
本発明のデイジタル入力回路の一実施例を示す図である
。 １・・・・・・接点、２，１１・・・・・・電源、３・
・・・・・入力端子、４，６，１３・・・・・・抵抗、
５・・・・・・フォトカップラ、７・・・・・・フィル
タ、８・・・・・・選択回路、９・・・・・・選択信号
、１４，１５・・・・・・電流の流れる方向、１２・・
・・・・ダイオード。
本発明のデイジタル入力回路の一実施例を示す図である
。 １・・・・・・接点、２，１１・・・・・・電源、３・
・・・・・入力端子、４，６，１３・・・・・・抵抗、
５・・・・・・フォトカップラ、７・・・・・・フィル
タ、８・・・・・・選択回路、９・・・・・・選択信号
、１４，１５・・・・・・電流の流れる方向、１２・・
・・・・ダイオード。
Claims (1)
- １ 接点を有するデイジタル入力回路において、前記接
点の一方に直列接続された第１および第２の電源と、前
記接点の他方に直列接続された第１の抵抗，フオトカブ
ラ，第２の抵抗と、直列に接続された前記第２の電源と
前記第２の抵抗に並列接続されたダイオードと、前記フ
ォトカプラのトランジスタ側に接続された選択回路とを
有し、前記接点が開状態の時は、前記接点に前記第１お
よび第２の電源の合成電圧を印加し、前記接点に生じる
酸化被膜を破壊することを特徴とするディジタル入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52084178A JPS584400B2 (ja) | 1977-07-15 | 1977-07-15 | デイジタル入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52084178A JPS584400B2 (ja) | 1977-07-15 | 1977-07-15 | デイジタル入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5419614A JPS5419614A (en) | 1979-02-14 |
| JPS584400B2 true JPS584400B2 (ja) | 1983-01-26 |
Family
ID=13823223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52084178A Expired JPS584400B2 (ja) | 1977-07-15 | 1977-07-15 | デイジタル入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584400B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116299U (ja) * | 1987-01-23 | 1988-07-27 | ||
| JPS63197099U (ja) * | 1987-06-05 | 1988-12-19 | ||
| JPH06328396A (ja) * | 1993-05-21 | 1994-11-29 | Techno Trans:Kk | 打抜刃 |
| JPH0825296A (ja) * | 1994-07-15 | 1996-01-30 | Honshu Paper Co Ltd | 自動打抜機用木型 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211829A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Signal converting circuit |
| JPH0235234U (ja) * | 1988-08-30 | 1990-03-07 |
-
1977
- 1977-07-15 JP JP52084178A patent/JPS584400B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116299U (ja) * | 1987-01-23 | 1988-07-27 | ||
| JPS63197099U (ja) * | 1987-06-05 | 1988-12-19 | ||
| JPH06328396A (ja) * | 1993-05-21 | 1994-11-29 | Techno Trans:Kk | 打抜刃 |
| JPH0825296A (ja) * | 1994-07-15 | 1996-01-30 | Honshu Paper Co Ltd | 自動打抜機用木型 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5419614A (en) | 1979-02-14 |
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